KR100221611B1

KR100221611B1 - Input circuit of semiconductor device

Info

Publication number: KR100221611B1
Application number: KR1019960066534A
Authority: KR
Inventors: 김영호
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-12-17
Filing date: 1996-12-17
Publication date: 1999-09-15
Also published as: KR19980048007A

Abstract

본 발명은 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 관한 것으로 특히, 상기 제1인버터의 데이터 출력단이 게이트 단자에 연결되고 소스단자에 소정의 양전압을 입력받으며 드레인 단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제1PMOS 트랜지스터와, 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제2NMOS 트랜지스터를 포함하는 것에 의하여 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로에 관한 것이다.The present invention relates to a semiconductor device input circuit having a structure in which a first inverter connected to an external signal input terminal and a common gate terminal and a second inverter connected to a common drain terminal are connected to an internal circuit, in particular, the first inverter. A first PMOS transistor having a data output terminal connected to a gate terminal, receiving a predetermined positive voltage at a source terminal, and a drain terminal connected to a data input terminal of the first inverter, and a drain terminal connected to the input terminal and connected to a gate terminal. It is possible to prevent the deterioration of the characteristics of the input circuit while solving the problem of gate oxide breakdown by including a second NMOS transistor in which a predetermined positive voltage is input and always on, and a source terminal is connected to the data input terminal of the first inverter. And a semiconductor device input circuit.

Description

Semiconductor device input circuit

제1도는 종래 반도체 디바이스 입력회로의 구성도.1 is a block diagram of a conventional semiconductor device input circuit.

제2도는 본 발명에 따른 반도체 디바이스 입력회로의 구성도.2 is a configuration diagram of a semiconductor device input circuit according to the present invention.

제3도는 본 발명에 따른 반도체 디바이스 입력회로의 다른 실시예.3 is another embodiment of a semiconductor device input circuit according to the present invention.

본 발명은 반도체 디바이스의 입력회로에 관한 것으로 특히, 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit of a semiconductor device, and more particularly, to a semiconductor device input circuit capable of preventing the deterioration of characteristics of an input circuit while solving the problem of gate oxide breakdown.

일반적으로, 반도체 공정의 발달로 게이트 옥사이드가 점차 줄어들므로 게이트 옥사이드의 브레이트 다운전압이 점차 낮아지게 되었다. 그러나, 칩에 인가되는 신호는 하이 전압 스위칭을 갖는 경우도 생기므로 게이트 옥사이드 브레이크 다운이 발생할 수있다.In general, the gate oxide is gradually reduced due to the development of the semiconductor process, so that the gate down voltage of the gate oxide is gradually lowered. However, the signal applied to the chip may also have a high voltage switching, so gate oxide breakdown may occur.

제1도는 종래의 반도체 디바이스 입력회로로서, CMOS 형의 임버터 두 개가 직렬로 연결되어 있는 구성을 갖는데, 입력신호를 공통 게이트 단자에 입력받는 제1PMOS 트랜지스터(MP1)와 제1 NMOS트랜지스터(MN1)의 츨력신호가 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통 게이트 단자에 입력된다.FIG. 1 is a conventional semiconductor device input circuit, in which two CMOS type inverters are connected in series. A first PMOS transistor MP1 and a first NMOS transistor MN1 that receive input signals to a common gate terminal are illustrated in FIG. The output signal of is input to the common gate terminal of the second PMOS transistor MP2 and the second NMOS transistor MN2.

이때, 상기 PMOS 트랜지스터(MP1, MP2)의 소스단은 구동전압인 소정양전압(VDD)에 공통으로 걸려있으며, 상기 NMOS 트랜지스터(MN1, MN2)의 소스단은 접지단에 공통으로 연결되어 있다.At this time, the source terminals of the PMOS transistors MP1 and MP2 are commonly applied to a predetermined positive voltage VDD which is a driving voltage, and the source terminals of the NMOS transistors MN1 and MN2 are commonly connected to the ground terminal.

상기와 같이 구성되어 있는 종래 입력회로의 동작을 살펴보면, 입력단(PAD)에 하이신호가 인가되면 제1PMOS 트랜지스터(MP1)는 오프되고 제1 NMOS 트랜지스터(MN1)는 온되어, 상기 제1PMOS 트랜지스터(MP1)와 제1NMOS 트랜지스터(MN1)의 공통 드레인 단자에는 로우상태의 신호가 걸리게 된다.Referring to the operation of the conventional input circuit configured as described above, when a high signal is applied to the input terminal PAD, the first PMOS transistor MP1 is turned off and the first NMOS transistor MN1 is turned on, so that the first PMOS transistor MP1 is turned on. ) And the common drain terminal of the first NMOS transistor MN1 receive a low state signal.

따라서, 제2 PMOS 트랜지스터(MP2)는 온되고 제2 NMOS 트랜지스터(MN2)는 오프되고, 상기 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통 드레인 단자에는 하이상태의 신호가 걸리게 된다.Accordingly, the second PMOS transistor MP2 is turned on, the second NMOS transistor MN2 is turned off, and a signal having a high state is applied to the common drain terminal of the second PMOS transistor MP2 and the second NMOS transistor MN2. do.

이때, 입력단(PAD)에 입력되는 전압이 매우 높은 경우에 제1 NMOS 트랜지스터(MN1)의 게이트 단자와 소스 단자사이에 강한 전장이 형성되고, 상기 전장이 게이트 옥사이드 브레이크 다운보다 높아지면 게이트 브레이크 다운이 일어나게 되어 내부회로에 정확한 데이터의 전달이 어려워지게 되는 문제점이 발생되었다.In this case, when the voltage input to the input terminal PAD is very high, a strong electric field is formed between the gate terminal and the source terminal of the first NMOS transistor MN1. When the electric field becomes higher than the gate oxide breakdown, the gate breakdown is performed. This problem occurs that it is difficult to transfer accurate data to the internal circuit.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a semiconductor device input circuit that can prevent the deterioration of the characteristics of the input circuit while solving the problem of gate oxide breakdown.

상기 목적을 달성하기 위한 본 발명의 특징은 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 CMOS형 제1인버터와 내부회로에 공통드레인 단자가 연결되어 있는 CMOS형 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 입력단이 게이트 단자에 연결되고 소스단자가 접지에 연결되어 있으며 상기 CMOS형 제1인버트를 구성하고 있는 NMOS의 소스단자가 드레인 단자에 연결되어 있는 제1NMOS트랜지스터와, 소정의 양전압을 소스 단자에 입력받고 드레인 단자가 상기 상기 제1인버터의 데이터 입력에 연결되며 게이트 단자에 제1인버터의 출력신호가 걸리는 제1PMOS트랜지스터, 및 상기 제1NMOS트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있으며 상기 CMOS형 제2인버터의 출력신호가 게이트 단자에 입력되는 제2NMOS트랜지스터를 포함하는데 있다.A semiconductor device having a structure in which a CMOS type first inverter having an external signal input terminal and a common gate terminal are connected and a CMOS type second inverter having a common drain terminal connected to an internal circuit are connected in series to achieve the above object. In the device input circuit, a first NMOS having a data input terminal of the first inverter connected to a gate terminal, a source terminal connected to ground, and a source terminal of an NMOS constituting the CMOS type first inverter connected to a drain terminal A first PMOS transistor having a transistor, a predetermined positive voltage being input to a source terminal, a drain terminal thereof being connected to a data input of the first inverter, and receiving an output signal of a first inverter to a gate terminal; and a drain terminal of the first NMOS transistor. Is connected to the drain terminal, and the output signal of the second CMOS inverter is input to the gate terminal. May includes a first transistor 2NMOS.

상기 목적을 달성하기 위한 본 발명의 따른 부가적인 특징은, 상기 입력단에 드레인 단자가 연결되어 있는 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 CMOS형 제1인버터의 공통 게이트 단자에 연결되어 있는 제3NMOS트랜지스터를 더 포함하는데 있다.An additional feature of the present invention for achieving the above object is that the drain terminal is connected to the input terminal, a predetermined positive voltage is input to the gate terminal, and always on, and the source terminal is common to the CMOS first inverter. And a third NMOS transistor connected to the gate terminal.

상기 목적을 달성하기 위한 본 발명의 다른 특징은, 외부신호 입력단과 공통 게이트 단자가 연결되어 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 출력단이 게이트 단자에 연결되고 소스단자에 소정의 양전압을 입력받으며 드레인 단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제1PMOS트랜지스터와, 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제2NMOS트랜지스터를 포함하는 데 있다.According to another aspect of the present invention, a semiconductor device input circuit having a structure in which an external signal input terminal and a common gate terminal are connected to a first inverter and a second inverter having a common drain terminal connected to an internal circuit is connected in series. A first PMOS transistor having a data output terminal of the first inverter connected to a gate terminal, a predetermined positive voltage being input to a source terminal, and a drain terminal of the first inverter connected to a data input terminal of the first inverter; Is connected, and a predetermined positive voltage is input to the gate terminal to always operate on, and the source terminal includes a second NMOS transistor connected to the data input terminal of the first inverter.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 따른 반도체 디바이스 입력회로의 구성도로서, 외부로부터 신호를 입력받는 입력단(PAD)에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압(VDD)가 입력되어 항상 온동작하고 있는 제1 NMOS 트랜지스터(MN10)와, 상기 제1 NMOS 트랜지스터(MN10)의 소스 단자에 걸리는 전압을 게이트 단자에 공통으로 입력받는 제2, 제3 NMOS 트랜지스터(MN11, MN12)와, 소정의 양전압(VDD)을 소스단자에 입력받고 드레인 단자가 상기 제 1 NMOS 트랜지스터(MN10)의 소스 단자에 연결되어 있는 제 1 PMOS 트랜지스터(MP10)와, 상기 양전압(VDD)을 소스단자에 입력받고 드레인 단자가 상기 제 2 NMOS 트랜지스터(MN11)의 드레인 단자와 상기 제 1 PMOS 트랜지스터(MP10)의 게이트 단자에 연결되어 있으며 상기 제 1 PMOS 트랜지스터(MP10)의 드레인 단자에 걸리는 전압을 게이트 단자에 입력받고 있는 제 2 PMOS 트랜지스터(MP11)와, 상기 제 2 PMOS 트랜지스터(MP11)의 드레인 단자에 걸리는 전압을 입력받아 반전하여 내부 회로로 전송하는 인버터(INV), 및 상기 인버터(INV)의 출력신호를 게이트 단자에 입력받고 상기 제 2 NMOS 트랜지스터(MN11)의 소스 단자에 드레인 단자가 연결되어 있는 제 3 NMOS 트랜지스터(MN13)로 구성되어 있다.3 is a configuration diagram of a semiconductor device input circuit according to an embodiment of the present invention, in which a drain terminal is connected to an input terminal PAD for receiving a signal from the outside, and a predetermined positive voltage VDD is input to the gate terminal to always operate on. The first and second NMOS transistors MN10, the second and third NMOS transistors MN11 and MN12 that receive a voltage across a source terminal of the first NMOS transistor MN10 in common to a gate terminal, and a predetermined positive voltage. A first PMOS transistor MP10 having a VDD inputted to a source terminal and a drain terminal connected to a source terminal of the first NMOS transistor MN10, and the positive voltage VDD being inputted to a source terminal receiving a drain terminal. Is connected to the drain terminal of the second NMOS transistor MN11 and the gate terminal of the first PMOS transistor MP10 and gates a voltage applied to the drain terminal of the first PMOS transistor MP10. Inverter INV for receiving and inverting the voltage applied to the drain terminal of the second PMOS transistor MP11 and the second PMOS transistor MP11 input to the internal circuit, and the inverter INV. A third NMOS transistor MN13 having an output signal input to a gate terminal and having a drain terminal connected to a source terminal of the second NMOS transistor MN11.

상기와 같이 구성되는 본 발명에 따른 반도체 디바이스 입력회로의 동작을 살펴보면 다음과 같다.The operation of the semiconductor device input circuit according to the present invention configured as described above is as follows.

입력단(PAD)에 인가되는 신호가 로우상태이면 제 1 NMOS 트랜지스터(MN10)의 소스 단자에 걸리는 전압도 역시 로우상태를 유지하게 된다.When the signal applied to the input terminal PAD is low, the voltage applied to the source terminal of the first NMOS transistor MN10 also remains low.

이에 따라, 제 2 PMOS 트랜지스터(MP11)가 온동작되고 제 2, 제 3 NMOS 트랜지스터(MN11, MN12)는 오프동작한다. 따라서, 인버터(INV)의 입력신호는 하이가 되고 내부회로에 전달되는 신호는 로우상태가 되고, 그에 따라 제 4 NMOS 트랜지스터(MN13)도 턴 오프된다.As a result, the second PMOS transistor MP11 is turned on and the second and third NMOS transistors MN11 and MN12 are turned off. Accordingly, the input signal of the inverter INV becomes high and the signal transmitted to the internal circuit becomes low, thereby turning off the fourth NMOS transistor MN13.

이때, 제2도에 도시되어 있는 바와 같이 입력단(PAD)은 제 1 NMOS 트랜지스터(MN10)의 드레인 단자에 연결되므로 상기 제 1 NMOS 트랜지스터(MN10)의 게이트 옥사이드에 인가되는 전압은 입력단에 인가되는 전압에서 게이트 단자에 걸리는 전압이 감산되어진 크기의 전압이 걸려 전압이 낮아진 효과가 나타나게 된다.In this case, as shown in FIG. 2, since the input terminal PAD is connected to the drain terminal of the first NMOS transistor MN10, the voltage applied to the gate oxide of the first NMOS transistor MN10 is a voltage applied to the input terminal. In this case, the voltage applied to the gate terminal is subtracted, and the voltage is reduced.

상술한 효과를 얻기 위해서 상술한 실시예와 달리 보다 회로를 간단히 구현하면 첨부한 제3도에 도시되어 있는 바와 같이 구성할 수 있다.Unlike the above-described embodiment in order to obtain the above-described effect, a simpler implementation of the circuit can be configured as shown in FIG.

상술한 바와 같이 동작하는 본 발명에 따른 반도체 디바이스 입력회로를 제공하면, 제1실시예에서 제 2∼4 NMOS 트랜지스터(MN11∼MN13)의 로직 문턱전압을 충분히 낮게하면 입력단(PAD)에서 내부회로로 신호가 전달되는 시간의 지연을 억제할 수 있다.In the semiconductor device input circuit according to the present invention which operates as described above, in the first embodiment, when the logic threshold voltages of the second to fourth NMOS transistors MN11 to MN13 are sufficiently low, the input terminal PAD to the internal circuit are reduced. Delays in the time the signal is delivered can be suppressed.

또한, 제1실시예와 제2실시예에서 공통적으로 입력단(PAD)의 스위칭폭(VDD-Vtn보다 큰 경우)에 상관없이 상기 제 1 NMOS 트랜지스터(MN10, MNA)의 소스단에 걸리는 신호는 동일한 스위칭을 가지므로 입력회로의 특성이 항상 일정하다는 효과가 있다.In addition, the signals applied to the source terminals of the first NMOS transistors MN10 and MNA are the same regardless of the switching width of the input terminal PAD (when larger than VDD-Vtn) in the first and second embodiments. Since the switching has the effect that the characteristics of the input circuit is always constant.

Claims

A semiconductor device input circuit having a structure in which a CMOS first inverter having an external signal input terminal connected to a common gate terminal and a CMOS second inverter having a common drain terminal connected to an internal circuit are connected in series. A first NMOS transistor having a data input terminal connected to a gate terminal, a source terminal connected to ground, and a source terminal of the NMOS constituting the CMOS first invert connected to a drain terminal; A first PMOS transistor configured to receive a predetermined positive voltage at a source terminal, a drain terminal of which is connected to a data input of the first inverter, and an output signal of the first inverter to a gate terminal; And a second NMOS transistor having a drain terminal connected to the drain terminal of the first NMOS transistor and having an output signal of the second CMOS inverter being input to the gate terminal.

The third NMOS transistor of claim 1, wherein a drain terminal is connected to the input terminal, a predetermined positive voltage is input to the gate terminal, and is always on, and a source terminal is connected to a common gate terminal of the CMOS first inverter. The semiconductor device input circuit further comprises.

In a semiconductor device input circuit having a structure in which an external signal input terminal and a first inverter connected to a common gate terminal and a second inverter connected to a common drain terminal are connected in series, a data output terminal of the first inverter is gated. A first PMOS transistor connected to a terminal, receiving a predetermined positive voltage at a source terminal, and having a drain terminal connected to a data input terminal of the first inverter; And a second NMOS transistor having a drain terminal connected to the input terminal and a predetermined positive voltage applied to a gate terminal to always be on, and having a source terminal connected to a data input terminal of the first inverter. Input circuit.