KR100219596B1 - Apparatus for discriminating state of transmission line - Google Patents
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Abstract
전송 라인의 상태 판별장치를 공개한다. 그 장치는 전송 라인의 상태에 따라 각각 시스템 초기화시에 초기 프레임 동기가 정확히 맞았을 경우 초기 프레임 동기 펄스펄스를 발생하고, 초기 동기가 정확히 맞은 후 어떠한 경우에 의해 동기 에러가 발생된 후에 다시 정상적으로 동기가 맞았을 경우에 라인 검출 펄스를 발생하고, 라인 동기가 어느 기간동안 맞지 않았을 때 발생되는 라인 에러 펄스를 발생하는 인터럽트 소스부; 상기 인터럽트 소스부의 각 펄스 신호에 따라 라인 동기 에러 신호와 프레임(혹은 라인) 동기 신호를 각각 발생하는 인터럽트 발생부; 상기 인터럽트 발생부의 라인 동기 에러 신호 및 프레임(혹은 라인) 동기 신호에 따라 전송 라인 상태 비트를 설정하는 인터럽트 상태 처리부를 구비한 것을 특징으로 한다. 본 발명에 의하면, 전송 라인의 상태를 용이하게 판별할 수 있다.The state discrimination apparatus of the transmission line is disclosed. The device generates an initial frame sync pulse when the initial frame sync is correct at the time of system initialization according to the state of the transmission line, and syncs normally again after a sync error occurs in some cases after the initial sync is correct. An interrupt source unit for generating a line detection pulse when the signal is corrected and for generating a line error pulse generated when the line synchronization is not corrected for a period of time; An interrupt generator for generating a line sync error signal and a frame (or line) sync signal according to each pulse signal of the interrupt source unit; And an interrupt status processor configured to set a transmission line status bit according to the line sync error signal and the frame (or line) sync signal of the interrupt generator. According to the present invention, the state of the transmission line can be easily determined.
Description
제1도는 본 발명에 따른 전송 라인의 상태 판별장치를 설명하기 위한 전체 구성 블럭도.1 is a block diagram showing the overall configuration of an apparatus for determining a state of a transmission line according to the present invention.
제2도는 제1도에 도시된 인터럽트 발생부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the interrupt generator shown in FIG.
제3도는 본 발명에 따른 전송 라인의 상태 판별장치의 동작을 설명하기 위한 파형도.Figure 3 is a waveform diagram for explaining the operation of the state determination device of the transmission line according to the present invention.
본 발명은 전송 라인의 상태 판별 장치에 관한 것으로, 특히 전송라인의 현재 상태에 따라 상태 비트를 설정하고 이 상태 비트만을 참조함에 의해 전송 라인의 상태를 판별할 수 있는 전송 라인 상태 판별장치에 관한 것이다.The present invention relates to an apparatus for determining a state of a transmission line, and more particularly, to an apparatus for determining a state of a transmission line by setting a status bit according to a current state of a transmission line and referring only to the status bit. .
종래에 전송 라인의 상태는 라인의 수신 상태를 알아봄으로써 라인상태를 판단할 수가 있었다. 2 가지의 전송 라인의 상태로 인터럽트 소스(interrupt source)를 삼고 있다. 그 하나는 전송 라인의 전력을 점검하여 수신 라인의 신호 유무 상태를 판단하여 수신 데이터가 없을 경우 인터럽트를 발생시키며, 다른 하나는 전송 라인이 동기 및 동작 상태를 나타내고 동기가 맞지 않을 때 인터럽트를 발생시킨다. 이러한 2가지 상태를 이용하여 라인 상태를 검출하였다.In the past, the state of a transmission line was able to determine the state of the line by looking at the reception state of the line. The interrupt source is the state of the two transmission lines. One checks the power of the transmission line to determine whether there is a signal on the receiving line, and generates an interrupt when there is no received data, and the other generates an interrupt when the transmission line is in sync and operation and is out of sync. . These two states were used to detect the line state.
그런데, 종래의 이러한 방식으로는 전송 라인이 커넥터에서 벗어나는 등의 라인 유실(line loss) 상태는 검출할 수 있으나, 소프느웨어에 의해 주기적으로 폴링(polling)을 수행해야 하는 단점을 안고 있다. 또한, 라인 동기 에러 검출과 라인 유실상태 이후에 라인이 정상 상태로 회복된 경우에는 이를 검출할 수가 없었다는 문제점이 있었다.However, in the conventional method, a line loss state such as a transmission line leaving the connector can be detected, but there is a disadvantage in that polling is periodically performed by the software. In addition, there was a problem in that when the line was restored to the normal state after the line synchronization error detection and the line lost state, it could not be detected.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로 전송 라인의 상태에 따라 상태 비트를 설정하고 이 상태 비트를 참조함에 의해 라인 상태를 용이하게 파악할 수 잇는 전송라인의 상태 판별장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems and to provide a state determination apparatus for a transmission line that can easily identify the line state by setting a state bit according to the state of the transmission line and referring to the state bit. have.
상술한 본 발명의 목적을 달성하기 위한 전송 라인의 상태에 따라 각각 시스템 초기화시에 초기 프레임 동기가 정확히 맞았을 경우 초기 프레임 동기 펄스펄스를 발생하고, 초기 동기가 정확히 맞은 후 어떠한 경우에 의해 동기 에러가 발생된 후에 다시 정상적으로 동기가 맞았을 경우에 라인 검출 펄스를 발생하고, 라인 동기가 어느 기간동안 맞지 않았을 때 발생되는 라인 에러 펄스를 발생하는 인터럽트 소스부와,According to the state of the transmission line to achieve the object of the present invention described above, when the initial frame synchronization is correct at the time of system initialization, the initial frame synchronization pulse pulse is generated, and the synchronization error is caused by some cases after the initial synchronization is correct. An interrupt source unit for generating a line detection pulse when the synchronization is normally performed again after the generation of the signal generator and generating a line error pulse generated when the synchronization is not synchronized for a certain period of time;
상기 인터럽트 소스부의 각 펄스 신호에 따라 라인 동기 에러신호와 프레임(혹은 라인) 동기 신호를 각각 발생하는 인터럽트 발생부, 및An interrupt generator for generating a line sync error signal and a frame (or line) sync signal according to each pulse signal of the interrupt source unit, and
상기 인터럽트 발생부의 라인 동기 에러 신호 및 프레임(혹은 라인)동기 신호에 따라 전송 라인 상태 비트를 설정하는 인터럽트 상태 처리부를 구비한 것을 특징으로 한다.And an interrupt status processor configured to set a transmission line status bit according to the line sync error signal and the frame (or line) sync signal of the interrupt generator.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 전송 라인의 상태 판별 장치의 전체 구성블록도를 도시한 것으로, 도면 부호 10은 인터럽트 소스부를, 20은 인터럽트 발생부를, 30은 인터럽트 상태 처리부를 각각 나타낸다.2 is a block diagram showing the overall configuration of the apparatus for determining a state of a transmission line according to the present invention, wherein 10 denotes an interrupt source unit, 20 denotes an interrupt generator, and 30 denotes an interrupt state processor.
인터럽트 소스부(10)는 전송 라인의 상태에 따라 초기 프레임 동기 펄스(Initial Frame Sync Pulse: 이하, IFSP라 칭함)와 라인 검출펄스(Line Detect Pulse: 이하, LDP라 칭함)와 라인 에러 펄스(Line Error Pulse: 이하, LEP라 칭함)를 각각 발생시킨다. 이때, IFSP는 시스템 초기화시에 초기 프레임 동기가 정확히 맞았을 경우 발생되는 펄스를 말한다. 또한, LDP는 초기 동기가 정확히 맞은 후 어떠한 경우에 의해 동기 에러가 발생된 후에 다시 정상적으로 동기가 맞았을 경우에 발생되는 펄스를 말한다. 또한, LEP는 라인 동기가 어느 기간동안 맞지 않았을 때 발생되는 펄스를 말한다.The interrupt source unit 10 has an initial frame sync pulse (hereinafter referred to as IFSP), a line detect pulse (hereinafter referred to as LDP), and a line error pulse (Line) depending on the state of the transmission line. Error Pulse: hereinafter referred to as LEP). In this case, the IFSP refers to a pulse generated when the initial frame synchronization is correct when the system is initialized. In addition, the LDP refers to a pulse that is generated when the synchronization is normally performed again after a synchronization error occurs in some cases after the initial synchronization is correctly corrected. In addition, LEP refers to a pulse generated when the line synchronization is not correct for a certain period of time.
인터럽트 발생부(20)는 인터럽트 동기신호(INTSYNC)에 동기되며, 인터럽트 소스부(10)으로부터 각 펄스신호에 따라 라인 동기 에러(Line Sunc Error: 이하, LSE라 칭함) 신호와 프레임 동기(Frame Sync: 이하, FS라 칭함) 혹인 라인 동기(Line Sunc: 이하, LS라 칭함)를 각각 출력한다. 또한, 각 펄스신호가 입력될 때마다 인터럽트() 신호를 발생시킨다. 이때,신호는 액티브 로우(active low) 신호이다.The interrupt generator 20 is synchronized with the interrupt synchronizing signal INT SYNC , and the line sunc error (LSE) signal and the frame sync (Frame) according to each pulse signal from the interrupt source unit 10. Sync: (hereinafter referred to as FS) or line sync (Line Sunc: hereinafter referred to as LS) respectively. In addition, each pulse signal is input, interrupt ( ) Generates a signal. At this time, The signal is an active low signal.
인터럽트 상태 처리부(30)는 인터럽트 동기 신호(INTsync)에 동기되며, LSE 및 (FS 혹은LS)신호에 따라 라인 상태 비트CO, C1를 설정하며, 시스템 프로세서(미도시)로부터의 동기신호(SCLK)에 동기 시켜 라인 상태(INTstatus) 신호를 직렬로 출력한다.The interrupt status processing unit 30 is synchronized with the interrupt sync signal INT sync , sets the line status bits CO and C1 according to the LSE and (FS or LS) signals, and synchronizes the signal S from a system processor (not shown). Synchronize with CLK ) to output the line status (INT status ) signal in series.
제2도는 제1도의 인터럽트 발생부(20)에 대한 상세 회로도를 도시한 것으로, 도면 부호 G1∼G8은 논리 게이트를, IN은 인버터를, F0∼F5는 D플립플롭을 각각 나타낸다.FIG. 2 shows a detailed circuit diagram of the interrupt generator 20 of FIG. 1, where G1 to G8 denote logic gates, IN on inverters, and F0 to F5 on D flip flops.
제2도에 도시된 인터럽트 발생부(20)의 구성을 살펴보면, 먼저 LEP 신호와 L에 신호는 논리합 게이트(G1)에 의해 논리합 연산되어 플립플롭(F1)의 클럭 신호로 입력된다. LDP신호와 IFSP신호는 부논리합 게이트(G2)를 통해 부논리합 연산된 후 플립플롭(F2)(F3)의 클럭신호로서 입력된다. IFSP 신호는 플립플롭(F0)의 클럭신호로서 입력된다. 이대, 플립플롭(F0, F1, F2, F3)의 D 입력단자에는1(디지탈적 의미의 하이레벨)를 입력시키기 위해 소정 전압(Vcc)이 인가된다. 플립플롭들(F0, F4, F5)은신호를 리셋(RESET)신호로서 입력받는다. 플립플롭(F1)은 플립플롭(F0)의 출력신호(Q)와 부논리곱 게이트(G6)의 출력신호 및신호 각각을 입력받아 3입력 논리곱 게이트(G3)에 의해 논리곱 연산된 후 이 연산된 신호를 리셋신호로서 입력받는다. 또한, 플립플롭(F2)은 부논리곱 게이트(G7)의 출력신호와신호를 논리곱 게이트(G4)에 의해 논리곱 연산된 후 연산된 이 신호를 리셋신호로서 입력받는다. 또한, 플립플롭(F3)은 부논리곱 게이트(G6)의 출력신호와신호를 논리곱 게이트(G5)에 의해 논리곱 연산된 후, 이 연산된 신로를 리셋신호로서 입력받는다. 플립플롭(F4)(F5)는 인버터(IN)을 통해 인버팅된 인터럽트 동기신호(INTsync)와 플립플롭(F4)의 출력신호를 부논리곱 연산한다. 또한, 부논리곱 게이트(G7)는 인버팅된 인터럽트 동기신호(INTsync)와 플립플롭(F5)의 출력신호를 부논리곱 연산을 수행한다. 이때, 인터럽트신호(INT) 는 플립플롭(F1)(F2)의 출력신호들을 부논리합 게이트(G8)에 의해 부논리합 연산된 신호를 말한다. 또한, LSE 신호는 플립플롭(F4)의 출력신호(Q)를 말하며, FS 혹은 LS 신호는 플립플롭(F3)의 출력신호(Q)를 말한다.Referring to the configuration of the interrupt generator 20 shown in FIG. 2, first, the LEP signal and the L signal are ORed by the OR gate G1 and input as a clock signal of the flip-flop F1. The LDP signal and the IFSP signal are subjected to a negative logic operation through the negative logic gate G2 and then input as a clock signal of the flip-flop F2 (F3). The IFSP signal is input as the clock signal of the flip flop F0. The predetermined voltage Vcc is applied to the D input terminal of the flip-flops F0, F1, F2, and F3 in order to input 1 (high level of digital meaning). Flip-flops F0, F4, F5 The signal is input as a reset signal. Flip-flop F1 is an output signal of flip-flop F0 and an output signal of negative logic gate G6 and Each of the signals is input and logically operated by the three-input AND gate G3, and then the calculated signal is input as a reset signal. In addition, the flip-flop (F2) and the output signal of the negative logic gate (G7) The signal is multiplied by the AND gate G4 and then the calculated signal is input as a reset signal. In addition, the flip-flop (F3) and the output signal of the negative logic gate (G6) After the AND operation is performed on the signal by the AND gate G5, the calculated path is received as a reset signal. The flip-flops F4 and F5 perform negative logic operations on the interrupt synchronization signal INTsync and the output signal of the flip-flop F4 inverted through the inverter IN. In addition, the negative logic gate G7 performs a negative logic operation on the inverted interrupt synchronization signal INT sync and an output signal of the flip-flop F5. In this case, the interrupt signal INT refers to a signal in which the output signals of the flip-flops F1 and F2 are negatively ORed by the negative logic gate G8. In addition, the LSE signal refers to the output signal Q of the flip-flop F4, and the FS or LS signal refers to the output signal Q of the flip-flop F3.
제1도 및 제2도를 참조하여 본 발명의 동작을 살펴보면 다음과 같다.The operation of the present invention with reference to FIGS. 1 and 2 is as follows.
먼저, 인터럽트 소스부(10)에서 전송 라인의 상태에 따라 펄스 신호를 발생하면 인터럽트 발생부(20)는 이러한 펄스신호에 따라 인터럽트 신호() 신호를 발생시킨다. 이 인터럽트 신호()가 발생되면 프로세서(미도시)는 인터럽트 동기신호(INTsync)와 SCLK신호를 통해 인터럽트 상태 처리부(30)의 인터럽트 상태를 직렬로 전송받는다. 이때, 인터럽트 신호()와 LSE신호와 FS 혹은 LS 신호에 따라 변화하는 인터럽트 상태를 좀 더 살펴보면 다음과 같다. 인터럽트 상태 처리부(30)는 두 가지의 인터럽트 상태 비트 C0, C1을 갖는다. C0비트는 라인 동기 에러를 나타내는 상태 비트를 말하는 것으로, 어느 기간동안 동기 패턴이 입력되지 않을 경우 발생된다. 이 C0비트가 설정되면(액티브하이) C1 비트가 클리어된다. 또한, 이비트는 자신을 다시 리드하면 클리어되어 0값을 가져서 전송 라인이 비정상 상태임을 나타낸다. 또한, C1 비트는 초기 프레임 동기 신호에 의해 설정될 수 있으며, 또한 전송 라인이 유실되었다고 다시 회복되어 프레임 동기가 맞을 때, 이 비트가 설정된다(액티브 하이). 또한. 이 비트는 라인 동기 에러에 의해 클리어된다. 따라서, C0C1의 디지탈 값이 0이면 동기가 맞지 않는 비정상 상태임을 나타내며, 1이면 라인 동기 에러 상태를 나타내며, 2이면 정상상태임을 나타낸다.First, when the interrupt source unit 10 generates a pulse signal in accordance with the state of the transmission line, the interrupt generator 20 generates an interrupt signal according to the pulse signal. ) Generates a signal. This interrupt signal ( Is generated, the processor receives serially the interrupt status of the interrupt status processor 30 through the interrupt sync signal INT sync and the S CLK signal. At this time, the interrupt signal ( ), And the interrupt status that changes according to the LSE signal and the FS or LS signal are as follows. The interrupt status processing section 30 has two interrupt status bits C0 and C1. The C0 bit refers to a status bit indicating a line synchronization error, and is generated when no synchronization pattern is input for a period of time. When this C0 bit is set (active high), the C1 bit is cleared. In addition, this bit is cleared when it is read again, has a value of 0, indicating that the transmission line is in an abnormal state. In addition, the C1 bit can be set by the initial frame sync signal, and this bit is set (active high) when the frame sync is corrected again when the transmission line is lost again. Also. This bit is cleared by a line sync error. Therefore, if the digital value of C0C1 is 0, it indicates an abnormal state that is not synchronized, 1 indicates a line synchronization error state, and 2 indicates a normal state.
이와 같은 인터럽트 상태 비트 C0, C1을 통해 전송 라인 상태의 설정과정을 제3도를 참조하여 살펴보면 다음과 같다.Referring to FIG. 3, the process of setting the transmission line state through the interrupt status bits C0 and C1 is as follows.
먼저, 시스템이 정상 동작하고 초기 프레임 동기가 정확이 맞아 인터럽트 신호()가 로우레벨(1)로 천이하면 이때의 상태 비트값은 2(2)을 갖게 되며, 이후 동기가 정확히 맞는 상태이면 이 값을 계속 유지하게 된다. 그런데, 정상 동작중에 라인 유실 또는 잡음 유입에 의한 라인 에러의 발생되면 인터럽트 발생부(20)는 소정 기간동안 체크한 후 인터럽트 신호()를 발생한다(3). 그러면, 상태 비트값은 1(4)을 갖게 된다. 즉, C0 비트값이 1로 설정되면서 C1비트를 0로 클리어시킨다. 이후에, 이 상태 비트를 리드(READ)하면 리드된 후 상태 비트를 C0, C1은 모두 클리어되어 상태 비트값은 0가 된다. 그러므로, 외부의 프로세서(미도시)는 이 상태 비트값을 통해 전송 라인의 상태가 정상이 아님을 알 수 있게 된다. 전송 라인 상태가 일정 기간동안 정상이 아니면 시스템을 재기동할 수 있게 된다. 전송 라인 상태가 일정 기간동안 정상이 아니면 시스템을 재기동할 수도 있으며, 혹은 잡음 또는 유사한 에러에 의해 발생된 동기 에러가 정상적으로 회복될 수 있다. 다시 전송 라인이 회복되어 정상적으로 동기가 맞으면 인터럽트 발생부(20)에 의해 인터럽트 신호()가 로우레벨(5)로 천이하게 되고 상태 비트값은 다시 2(6)을 갖게 되어 전송 라인이 정상적으로 회복되었음을 나타내게 된다. 상술한 바와 같이 전송 라인 상태에 따라 연동하는 인터럽트 상태 처리부(30)의 상태 비트만을 참조함에 의해 외부 프로세서(미도시)에서 쉽게 라인 상태를 파악할 수 있어서 소프트웨어의 리던던시(redundancy)를 줄일 수 있다. 또한, 이 인터러트 상태 비트 C0, C1의 상태만으로도 모든 전송 라인의 상태를 알 수 있으며, 회로의 부가 회로를 줄일 수 있는 장점 등을 갖고 있다.First, the system operates normally and the initial frame sync is correct. ) Transitions to the low level (1), the state bit value at this time is 2 (2), and if the synchronization is correctly matched, this value is maintained. However, when a line error occurs due to a line loss or noise inflow during normal operation, the interrupt generator 20 checks for a predetermined period and then interrupts the signal ( (3). The status bit value then has 1 (4). That is, while the C0 bit value is set to 1, the C1 bit is cleared to 0. Thereafter, when this status bit is read, the status bits C0 and C1 are both cleared after being read, and the status bit value becomes zero. Therefore, an external processor (not shown) can know that the state of the transmission line is not normal through this status bit value. If the transmission line condition is not normal for some time, the system can be restarted. If the transmission line condition is not normal for a period of time, the system may be restarted, or the synchronization error caused by noise or similar error may be recovered normally. When the transmission line is restored and normally synchronized, the interrupt signal 20 is interrupted by the interrupt generator 20. ) Transitions to the low level (5) and the status bit value again has 2 (6), indicating that the transmission line has recovered normally. As described above, by referring only to the status bits of the interrupt status processing unit 30 that interoperates with the transmission line status, the line status can be easily recognized by an external processor (not shown), thereby reducing software redundancy. In addition, the states of all the transmission lines can be known only by the states of the interrupt state bits C0 and C1, and they have the advantage of reducing the additional circuits of the circuit.
이상에서 살펴본 바와 같이 본 발명은 현재의 전송 라인의 상태에 연동해서 인터럽트 상태 비트가 설정된다. 그러면 소프트웨어에 의해 이 상태 비트만을 참조함에 의해 전송 라인의 모든 상태를 즉시 파악할 수 있게 된다. 그러므로, 소프트웨어의 리던던시를 줄일 수 있으며, 기존에 라인이 정상적으로 회복된 상태를 파악할 수 없었던 문제점을 해결하였다.As described above, in the present invention, the interrupt status bit is set in association with the state of the current transmission line. The software can then immediately see all the status of the transmission line by referencing only this status bit. Therefore, the redundancy of the software can be reduced, and the problem of not being able to grasp the state in which the line has normally recovered has been solved.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007107A KR100219596B1 (en) | 1996-03-16 | 1996-03-16 | Apparatus for discriminating state of transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007107A KR100219596B1 (en) | 1996-03-16 | 1996-03-16 | Apparatus for discriminating state of transmission line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970068284A KR970068284A (en) | 1997-10-13 |
| KR100219596B1 true KR100219596B1 (en) | 1999-09-01 |
Family
ID=19453236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960007107A KR100219596B1 (en) | 1996-03-16 | 1996-03-16 | Apparatus for discriminating state of transmission line |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219596B1 (en) |
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| KR950022360A (en) * | 1993-12-31 | 1995-07-28 | 백중영 | Synchronous clock sorting method and device |
| KR960002052A (en) * | 1994-06-27 | 1996-01-26 | 정장호 | Signal link monitoring device in signal network |
-
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- 1996-03-16 KR KR1019960007107A patent/KR100219596B1/en not_active IP Right Cessation
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|---|---|
| KR970068284A (en) | 1997-10-13 |
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