KR100219511B1 - A metal line having an uniform diffusion distribution of copper & a method for forming the same - Google Patents
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Abstract
본 발명은 구리(Cu)의 확산분포가 균일한 반도체장치의 금속배선 및 그 형성방법에 관해 개시한다.The present invention discloses a metal wiring of a semiconductor device with a uniform diffusion distribution of copper (Cu) and a method of forming the same.
본 발명의 실시예에 의한 반도체장치의 금속배선 및 그 형성방법은 CVD방식으로 형성된 알루미늄층등이 한 물질층이 되는 도전층을 중심으로 상기 도전층의 상, 하의 전면에 구리층이 구비되어 있다. 더욱이 상기 도전층과 구리층사이의 계면에는 상기 구리의 확산조절 작용을 하는 산화막이 형성되어 있다.In the semiconductor device and the method of forming the semiconductor device according to the embodiment of the present invention, a copper layer is provided on the upper and lower surfaces of the conductive layer, with the conductive layer serving as one material layer of the aluminum layer and the like formed by the CVD method. . Further, an oxide film for controlling the diffusion of copper is formed at the interface between the conductive layer and the copper layer.
따라서 상기 구리층의 전면으로부터 상기 도전층의 전영역으로 구리원자들의 빨리 확산될 수 있으므로 종횡비가 큰 비어/콘택홀일지라도 균일한 구리분포를 이룰수 있고 구리층과 상기 도전층간의 반응으로 인한 파티클 발생을 제거할 수 있으며, 상기 구리층으로부터 발생되는 산소에 의해 상기 도전층이 산화되는 것도 방지할 수 있다.Therefore, since the copper atoms can quickly diffuse from the entire surface of the copper layer to the entire area of the conductive layer, even via / contact holes having a high aspect ratio can achieve a uniform copper distribution and generate particles due to reaction between the copper layer and the conductive layer. The conductive layer can be removed and the conductive layer can be prevented from being oxidized by oxygen generated from the copper layer.
Description
본 발명은 반도체장치의 금속배선 및 그 형성방법에 관한 것으로서 특히, 구리성분이 금속배선 전체영역에 걸쳐 균일하게 분포된 금속배선 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring and a method for forming the semiconductor device, and more particularly, to a metal wiring in which a copper component is uniformly distributed over the entire area of the metal wiring and a method for forming the same.
반도체기술이 급속한 발전에 따라 반도체장치의 고집적화 또한 가속화일로에 있다. 이러한 반도체장치의 고집적화에 의해 반도체장치를 제조하는 공정에서 층간연결수단이 되는 비어홀의 지름은 1㎛이하로 작아지고 있고 더불어 비어홀의 종횡비(aspect ratio)는 1이상이 될 것으로 보인다. 따라서 기존에 널리 사용된 스퍼터방식을 이용한 알루미늄층이나 알루미늄과 구리의 합금층으로는 더 이상 고 종횡비를 갖는 비어홀을 채울 수 없게 되었다. 이러한 문제를 극복하기 위해 화학기상증착(Chemical Vapor Deposition:이하, CVD라 한다)법으로 형성되는 알루미늄층을 사용하여 비어홀을 채우는 방법이 널리 연구되고 있다. 그러나 이러한 방식에서는 비어홀을 채우는 알루미늄층내의 전자이동(Electromigration)에 대한 내성을 갖출 수 있는 합금요소를 포함하고 있지 않다. 따라서 높은 전류밀도하에서는 비어홀을 채우는 알루미늄층 플러그가 끊어질 가능성이 높다.With the rapid development of semiconductor technology, high integration of semiconductor devices is also on the rise. Due to the high integration of the semiconductor device, the diameter of the via hole serving as an interlayer connection means is reduced to less than 1 μm, and the aspect ratio of the via hole is expected to be 1 or more. Therefore, the aluminum layer or the alloy layer of aluminum and copper using the sputter method widely used can no longer fill via holes having a high aspect ratio. In order to overcome this problem, a method of filling via holes using an aluminum layer formed by chemical vapor deposition (hereinafter referred to as CVD) has been widely studied. However, this approach does not include alloying elements that are resistant to electromigration in the aluminum layer filling the via holes. Therefore, under high current density, the aluminum layer plug filling the via hole is likely to break.
알루미늄층은 후속공정이 용이하고 저항이 낮으므로 CVD공정으로 우수한 알루미늄막을 확보할 수 있다면 매우 용이하게 사용할 수 있다. 현재, 물리적 기상증착(Physical Vapor Deposition:이하, PVD라 한다)방식을 이용한 알루미늄층을 형성하는데 있어서, 알루미늄층의 신뢰성을 높이기 위해 미량의 구리(Cu)와 실리콘(Si)을 도핑한다.Since the aluminum layer is easy to follow-up process and low resistance, it can be used very easily if an excellent aluminum film can be secured by the CVD process. At present, in forming an aluminum layer using physical vapor deposition (hereinafter referred to as PVD), a small amount of copper (Cu) and silicon (Si) are doped to increase the reliability of the aluminum layer.
미소량(예컨대, 0.5wt％∼1.0wt％)의 구리는 알루미늄층내에서 전자이동에 대한 내성을 매우 향상시키는 것으로 알려져 있다. 따라서 기술적인 면에서나 비용면에서 많은 장점을 갖고 있는 CVD방식을 이용하여 구리가 함유된 알루미늄층을 형성하여 금속배선을 형성하는 것이 바람직할 것이다.It is known that a small amount of copper (for example, 0.5 wt% to 1.0 wt%) greatly improves resistance to electron transfer in the aluminum layer. Therefore, it would be desirable to form a metal wiring by forming an aluminum layer containing copper using a CVD method which has many advantages in terms of technology and cost.
종래 기술에 의한 알루미늄층을 이용한 반도체장치의 금속배선은 상기한 바와 같이 알루미늄층 단독으로 형성되는 것은 거의 없고 알루미늄과 미량의 구리가 포함된 합금형태의 금속배선이 대부분이다.As described above, the metal wiring of the semiconductor device using the aluminum layer according to the prior art is rarely formed by the aluminum layer alone, and most of the metal wiring in the form of an alloy containing aluminum and a small amount of copper is used.
종래 기술에 의한 알루미늄-구리 합금형태의 금속배선을 형성하는 방법을 보면, 미국 ATM사에서 사용되는 방법으로 CVD방식으로 형성된 알루미늄층으로 비어홀을 채운 후 그 전면에 배선으로서 스퍼터링 방식으로 구리-알루미늄층을 형성한 후 결과물을 열처리하면, 구리 도펀트(dopant)가 CVD방식으로 형성된 알루미늄층으로 확산되어 알루미늄층의 그레인 경계(grain boundary)에서 석출되는 방법이다. 이 방법은 집적도가 낮을 경우에는 무리 없이 적용이 가능하나 높은 종횡비를 갖고 지름이 작은 비어/콘택홀의 깊은 곳 까지 구리원자들이 도달되지 못하여 알루미늄층내에서 구리 분포의 균일성이 좋지못한 단점이 있다.According to the method of forming a metal wiring in the form of aluminum-copper alloy according to the prior art, a copper-aluminum layer is formed by sputtering as a wiring on the front surface after filling via holes with an aluminum layer formed by a CVD method using a method used by US ATM. After forming the heat treatment, the resultant is heat-treated, and the copper dopant is diffused into the aluminum layer formed by the CVD method to precipitate at the grain boundary of the aluminum layer. This method can be applied to a low density, but the copper aspect is not reached to the depth of the via / contact hole having a high aspect ratio and small diameter, so the uniformity of copper distribution in the aluminum layer is poor.
종래 기술에 의한 반도체장치의 금속배선 형성방법의 다른 방법으로는 일본 가와사끼 스틸(Kawasaki Steel)사에서 사용하고 있는 방법(Jpn. J. Appl.Phys. Vol. 32(1993) pp L1078-L1080, Part 2, No.8A, 1 August 1993.)이 있는데, 이 방법에서는 인-시츄 CVD방식으로 형성된 알루미늄-구리함급층으로 균일한 구리분포를 갖는 비어/콘택홀을 채우는 금속배선을 형성한다.As another method of forming the metal wiring of the semiconductor device according to the prior art, a method used by Kawasaki Steel, Japan (Jpn. J. Appl. Phys. Vol. 32 (1993) pp L1078-L1080, Part 2, No. 8A, 1 August 1993. In this method, an aluminum-copper-containing layer formed by in-situ CVD forms a metal wiring filling a via / contact hole having a uniform copper distribution.
하지만, 가와사끼 스틸사에 의한 방법은 알루미늄 금속유기(metalorganic) 소스와 구리 금속유기소스 사이의 반응을 완전히 막을 수 없다. 따라서 파티클이 발생되는 것을 피할 수 없다. 또한, 구리 금속유기소스안에 존재하는 산소가 알루미늄과 쉽게 반응하여 알루미늄 산화막을 형성하는 문제가 있다.However, the method by Kawasaki Steel Co. cannot completely prevent the reaction between an aluminum metalorganic source and a copper metal organic source. Therefore, particle generation cannot be avoided. In addition, oxygen present in the copper metal organic source easily reacts with aluminum to form an aluminum oxide film.
따라서 본 발명의 목적을 상술한 문제점을 해결하기 위해 균일한 분포를 갖는 반도체장치의 금속배선을 제공함에 있다.Accordingly, an object of the present invention is to provide a metal wiring of a semiconductor device having a uniform distribution in order to solve the above problems.
본 발명의 다른 목적은 상기 금속배선을 형성하는 방법을 제공함에 있다.Another object of the present invention to provide a method for forming the metal wiring.
도 1 내지 도 7은 본 발명의 실시예에 의한 반도체장치의 금속배선 및 그 형성방법을 단계별로 나타낸 도면들이다.1 to 7 are diagrams illustrating metal wiring and a method of forming the semiconductor device in accordance with an embodiment of the present invention.
〈도면의 주요부분에 대한 부호설명〉<Code Description of Main Parts of Drawing>
40:반도체기판. 42:제1 절연층.40: Semiconductor substrate. 42: first insulating layer.
44:콘택홀. 46:오믹콘택층.44: Contact hole. 46: ohmic contact layer.
48:장벽층. 50:제1 구리층.48: Barrier layer. 50: first copper layer.
52:제1 도전층. 56:제2 구리층.52: first conductive layer. 56: second copper layer.
58:제2 도전층.58: second conductive layer.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 금속배선은 제1 도전층을 중심으로 상기 제1 도전층의 하부면과 상부면 전면에는 각각 제1 및 제2 구리층이 접촉되어 있는 것을 특징으로 한다.In order to achieve the above object, in the metal wiring of the semiconductor device according to the embodiment of the present invention, the first and second copper layers are in contact with the lower surface of the first conductive layer and the entire upper surface of the first conductive layer, respectively. It is characterized by that.
상기 제1 도전층과 제1 및 제2 구리층사이와 상기 제2 구리층 전면에는 각각 제1 산화막, 제2 산화막 및 제3 산화막이 있는 것을 특징으로 한다.The first oxide layer, the second oxide layer, and the third oxide layer may be disposed between the first conductive layer, the first and second copper layers, and the entire surface of the second copper layer, respectively.
상기 제1 내지 제3 산화막이 자연산화막, 비 도전성 산화막 또는 도전성 산화막중 어느 한 물질막인데, 상기 도전성 산화막이 RuO2막 또는 IrO2막중 어느 한 물질막인 것을 특징으로 한다.The first to third oxide films are any one of a natural oxide film, a non-conductive oxide film, and a conductive oxide film, and the conductive oxide film is any one of a RuO 2 film and an IrO 2 film.
상기 제1 도전층이 CVD방식으로 형성된 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 백금(Pt)층 및 금(Au)층으로 이루어진 일군중 선택된 어느 한 물질층인 것을 특징으로 한다.The first conductive layer is any one selected from the group consisting of aluminum (Al) layer, tungsten (W) layer, copper (Cu) layer, platinum (Pt) layer and gold (Au) layer formed by CVD method. It features.
상기 CVD방식으로 형성된 어느 한 물질층인 상기 제1 도전층과 상기 제2 구리층 사이에는 PVD방식으로 형성된 제2 도전층을 더 구비되어 있는 것을 특징으로 한다.A second conductive layer formed by the PVD method is further provided between the first conductive layer and the second copper layer, which are any of the material layers formed by the CVD method.
상기 제2 구리층의 전면에는 CVD방식 또는 PVD방식중 어느 한 방식으로 형성된 도전층이 접촉되어 있는 것을 특징으로 한다.The front surface of the second copper layer is characterized in that the conductive layer formed by any one of the CVD method or PVD method is in contact.
상기 제2 구리막의 전면에는 알루미늄층/구리층/실리콘층으로 구성된 복합 도전층이 접촉되어 있는 것을 특징으로 한다.The front surface of the second copper film is characterized in that the composite conductive layer consisting of an aluminum layer / copper layer / silicon layer is in contact.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 금속배선 형성방법은 (a) 반도체기판의 전면에 절연막을 형성하는 단계; (b) 상기 절연막에 콘택홀을 형성하는 단계; (c) 상기 콘택홀을 통해서 노출된 기판의 전면에 오믹콘택층을 형성하는 단계; (d) 상기 오믹콘택층과 상기 절연막의 전면에 장벽층을 형성하는 단계; (e) 상기 장벽층의 전면에 제1 구리층을 형성하는 단계; (f) 상기 제1 구리층의 전면에 제1 도전층을 형성하는 단계: (g) 상기 제1 도전층의 전면에 제2 구리층을 형성하는 단계; (h) 상기 제2 구리층의 전면에 제2 도전층을 형성하는 단계; 및 (i) 상기 제2 도전층이 형성된 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above another object, a method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention comprises the steps of (a) forming an insulating film on the front surface of the semiconductor substrate; (b) forming a contact hole in the insulating film; (c) forming an ohmic contact layer on the entire surface of the substrate exposed through the contact hole; (d) forming a barrier layer over the ohmic contact layer and the insulating film; (e) forming a first copper layer on the entire surface of the barrier layer; (f) forming a first conductive layer on the entire surface of the first copper layer: (g) forming a second copper layer on the entire surface of the first conductive layer; (h) forming a second conductive layer on the entire surface of the second copper layer; And (i) annealing the resultant formed with the second conductive layer.
상기 (f)단계에서 제1 구리층의 전면에 제1 산화막을 형성한 다음 그 전면에 상기 제1 도전층이 형성되는 것을 특징으로 한다.In the step (f), the first oxide layer is formed on the entire surface of the first copper layer, and then the first conductive layer is formed on the entire surface.
상기 제1 산화막이 자연산화막, 비 도전성 산화막 또는 도전성 산화막중 어느 한 물질막으로 형성되는데, 상기 도전성 산화막이 RuO2막 또는 IrO2막중 어느 한 물질막으로 형성되는 것을 특징으로 한다.The first oxide film is formed of a material film of any one of a natural oxide film, a non-conductive oxide film, and a conductive oxide film, and the conductive oxide film is formed of any one material film of a RuO 2 film or an IrO 2 film.
상기 제1 도전층이 CVD 방식으로 형성되는 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 백금(Pt)층 및 금(Au)층으로 이루어진 일군중 선택된 어느 한 물질층으로 형성되는 것을 특징으로 한다.The first conductive layer is any one selected from the group consisting of an aluminum (Al) layer, a tungsten (W) layer, a copper (Cu) layer, a platinum (Pt) layer, and a gold (Au) layer formed by CVD. It is characterized by being formed.
상기 제1 및 제2 구리층이 CVD방식, Sputtering방식, ALE방식, MBE방식 및 MOMBE방식으로 이루어진 일군중 선택된 어느 한 방식을 사용하여 형성되는 것을 특징으로 한다.The first and second copper layers are formed using any one selected from the group consisting of CVD, sputtering, ALE, MBE and MOMBE.
상기 (g)단계에서 상기 제1 도전층의 전면에 제2 산화막을 형성한 다음 상기 제2 산화막의 전면에 상기 제2 구리층이 형성되는 것을 특징으로 한다.In the step (g), after forming the second oxide film on the entire surface of the first conductive layer, the second copper layer is formed on the entire surface of the second oxide film.
상기 제1 도전층의 전면에 PVD방식의 알루미늄층이 형성된 다음 그 전면에 상기 제2 산화막이 형성되고 상기 제2 산화막의 전면에 상기 제2 구리층이 형성되는 것을 특징으로 한다.After the PVD-type aluminum layer is formed on the entire surface of the first conductive layer, the second oxide layer is formed on the entire surface thereof, and the second copper layer is formed on the entire surface of the second oxide layer.
상기 (h) 단계에서 상기 제2 구리층의 전면에 제3 산화막을 형성한 다음 상기 제3 산화막의 전면에 제2 도전층이 형성되는 것을 특징으로 한다.In the step (h), a third oxide film is formed on the entire surface of the second copper layer, and then a second conductive layer is formed on the entire surface of the third oxide film.
상기 제2 도전층이 알루미늄층을 포함하는 복합 도전층으로 형성되는 것을 특징으로 한다.The second conductive layer is formed of a composite conductive layer including an aluminum layer.
상기 복합도전층이 PVD방식으로 형성된 알루미늄층, 구리층 및 실리콘층으로 형성된다.The composite conductive layer is formed of an aluminum layer, a copper layer, and a silicon layer formed by PVD.
본 발명은 종횡비가 불량한 콘택의 채우는 특성이 우수하면서 구리성분이 균일하게 분포되어 전체적으로 저항분포 및 저항값이 낮은 금속배선을 제공한다.The present invention provides a metal wiring having a low resistance distribution and a low resistance value as a whole because the copper component is uniformly distributed while the filling property of the contact having a poor aspect ratio is excellent.
이하, 본 발명의 실시예에 의한 반도체장치의 금속배선 및 그 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Metal wiring and a method of forming the semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 7은 본 발명의 실시예에 의한 반도체장치의 금속배선 및 그 형성방법을 단계별로 나타낸 도면들이다.1 to 7 are diagrams illustrating metal wiring and a method of forming the semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 7을 참조하면, 본 발명의 실시예에 의한 반도체장치의 금속배선은 반도체기판(40) 상에 콘택홀(44)을 갖는 절연막 패턴(42)이 있고 상기 기판(40)의 상기 콘택홀(44)을 통해서 노출되는 부분의 전면에는 오믹콘택(ohmic contact)층(46)이 형성되어 있다. 상기 절연막 패턴(42)은 산화막 패턴이다. 상기 오믹콘택층(46)과 상기 절연막 패턴(42)의 노출된 전면에는 장벽층(48)이 접촉되어 있다. 그리고 상기 장벽층(48)의 전면에는 10Å정도의 소정의 두께를 갖는 제1 구리층(50)이 접촉되어 있다. 계속해서 상기 제1 구리층(502)의 전면에 상기 콘택홀(44)을 채우고 표면이 평탄화된 제1 도전층(52)이 접촉되어 있다. 상기 제1 도전층(52)의 전면에는 제2 구리층(56)이 접촉되어 있고 상기 제2 구리층(56)의 전면에는 제2 도전층이 접촉되어 있다.First, referring to FIG. 7, the metal wiring of the semiconductor device according to the embodiment of the present invention includes an insulating film pattern 42 having a contact hole 44 on the semiconductor substrate 40 and the contact of the substrate 40. An ohmic contact layer 46 is formed on the entire surface of the portion exposed through the hole 44. The insulating film pattern 42 is an oxide film pattern. The barrier layer 48 is in contact with the exposed entire surface of the ohmic contact layer 46 and the insulating layer pattern 42. In addition, a first copper layer 50 having a predetermined thickness of about 10 μs is in contact with the entire surface of the barrier layer 48. Subsequently, the first conductive layer 52 having a flat surface is in contact with the contact hole 44 on the entire surface of the first copper layer 502. The second copper layer 56 is in contact with the entire surface of the first conductive layer 52, and the second conductive layer is in contact with the entire surface of the second copper layer 56.
상기 제1 도전층(52)은 CVD방식으로 형성된 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 백금(Pt)층 및 금(Au)층으로 이루어진 일군중 선택된 어느 한 물질층이다. 도 7에 도시하지는 않았지만, 상기 제1 도전층(52)과 제1 구리층(50)사이에는 제1 산화막이 존재한다. 또한, 상기 제1 도전층(52)과 제2 구리층(56)사에는 제2 산화막이 존재하며, 상기 제2 구리층(56)과 제2 도전층(58)사이에는 제3 산화막이 존재한다. 상기 제2 도전층(58)은 복합 도전층으로서 알루미늄층/구리층/실리콘층이나 단층으로서 PVD방식 또는 CVD방식중 어느 한 방식으로 형성된 알루미늄층을 구비할 수도 있다.The first conductive layer 52 is any one selected from the group consisting of an aluminum (Al) layer, a tungsten (W) layer, a copper (Cu) layer, a platinum (Pt) layer, and a gold (Au) layer formed by CVD. Layer. Although not shown in FIG. 7, a first oxide film exists between the first conductive layer 52 and the first copper layer 50. In addition, a second oxide film exists between the first conductive layer 52 and the second copper layer 56, and a third oxide film exists between the second copper layer 56 and the second conductive layer 58. do. The second conductive layer 58 may include an aluminum layer / copper layer / silicon layer as a composite conductive layer or an aluminum layer formed by either a PVD method or a CVD method as a single layer.
상기 제1 산화막 내지 제3 산화막은 자연산화막, 비 도전성 산화막 또는 도전성 산화막중 선택된 어느 한 물질막이며, 상기 도전성 산화막은 RuO2막 또는 IrO2막중 어느 한 물질막이다.The first to third oxide films are any one material film selected from a natural oxide film, a non-conductive oxide film, or a conductive oxide film, and the conductive oxide film is a material film of any one of a RuO 2 film or an IrO 2 film.
더욱이 상기 제1 도전층(58)은 복합막으로서, CVD방식으로 형성된 알루미늄층과 그 전면에 PVD방식으로 형성된 알루미늄층일 수 있다.In addition, the first conductive layer 58 may be a composite film, and may be an aluminum layer formed by CVD and an aluminum layer formed by PVD on the entire surface thereof.
다음에는 상술한 바와 같은 구성요소들을 갖는 반도체장치의 금속배선 형성방법을 설명한다.Next, a metal wiring forming method of the semiconductor device having the above-described components will be described.
먼저, 도 1은 기판(40) 상에 콘택홀(44)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 반도체기판(40)의 전면에 절연막(도시하지 않음)을 형성한다. 이어서 상기 절연막에 콘택홀을 형성하고자 하는 영역을 한정하는 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴을 마스크로 하여 상기 절연막의 노출된 부분을 이방성식각으로 제거한다. 상기 이방성식각은 상기 기판(40)의 표면이 드러날 때 까지 실시한다. 이어서 상기 감광막 패턴을 제거하면, 상기 절연막에는 상기 기판(40)의 소정의 영역을 노출시키는 콘택홀(44)을 갖는 절연막 패턴(42)이 형성된다.First, FIG. 1 illustrates a step of forming a contact hole 44 on a substrate 40. Specifically, an insulating film (not shown) is formed on the entire surface of the semiconductor substrate 40. Subsequently, a photoresist pattern (not shown) defining a region where a contact hole is to be formed is formed in the insulating layer. The exposed portion of the insulating layer is removed by anisotropic etching using the photoresist pattern as a mask. The anisotropic etching is performed until the surface of the substrate 40 is exposed. Subsequently, when the photoresist pattern is removed, an insulation layer pattern 42 having a contact hole 44 exposing a predetermined region of the substrate 40 is formed in the insulation layer.
계속해서 도 2에 도시한 바와 같이 상기 기판(40)의 전면에서 상기 콘택홀(44)을 통해서 노출되는 부분의 전면에 오믹콘택층(46)을 형성한다. 상기 오믹 콘택층(46)은 이후 형성될 콘택홀을 채우는 도전성물질과 상기 기판(40)의 계면에서 이물질의 경계에서 나타나는 저항증가를 방지하기 위한 층이다.Subsequently, as shown in FIG. 2, an ohmic contact layer 46 is formed on the entire surface of the substrate 40 exposed through the contact hole 44. The ohmic contact layer 46 is a layer for preventing an increase in resistance that appears at the boundary between the conductive material filling the contact hole to be formed later and the foreign matter at the interface of the substrate 40.
도 3은 장벽층(48)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 오믹콘택층(46)과 상기 절연층 패턴(42)의 전면에 장벽층(48)을 형성한다.3 illustrates a step of forming the barrier layer 48. Specifically, the barrier layer 48 is formed on the front surface of the ohmic contact layer 46 and the insulating layer pattern 42.
도 4는 제1 구리층(50)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 제1 구리층(50)은 상기 장벽층(48)의 전면에 형성되는데, 상기 제1 구리층(50)은 후속 CVD방식으로 형성되는 알루미늄층으로의 구리확산과 알루미늄 핵형성을 조절하기 위한 층이다. 상기 제1 구리층(50)은 CVD방식, 스퍼터링(sputtering)방식, ALE(Atomic Layer Epitaxy), MBE(Molecular Beam Epitaxy) 또는 MOMBE(MetalOrganic MBE)방식중 선택된 어느 한 방식으로 형성한다. 상기 제1 구리층(50)은 소정의 두께 예컨대, 10Å정도의 두께로 비교적 얇게 형성한다.4 is a view illustrating a step of forming the first copper layer 50. Specifically, the first copper layer 50 is formed on the entire surface of the barrier layer 48. The first copper layer ( 50) is a layer for controlling copper diffusion and aluminum nucleation to an aluminum layer formed by subsequent CVD. The first copper layer 50 is formed by any one of a CVD method, a sputtering method, an atomic layer epitaxy (ALE), a molecular beam epitaxy (MBE), or a metalorganic MBE (MOMBE) method. The first copper layer 50 is formed relatively thin with a predetermined thickness, for example, about 10 mm 3.
도 5는 제1 도전층(52)을 형성하는 단계를 나타낸 도면인데, 구체적으로는 상기 제1 구리층(50)층의 전면에 상기 콘택홀(44)을 채우는 도전성 물질층을 형성한 다음 평탄화공정을 거치면, 표면이 후속공정에 알맞게 평평한 제1 도전층(52)이 형성된다.FIG. 5 illustrates a step of forming the first conductive layer 52. Specifically, the conductive material layer filling the contact hole 44 is formed on the entire surface of the first copper layer 50, and then planarized. Through the process, the first conductive layer 52 having a flat surface is suitable for the subsequent process.
상기 제1 도전층(52)은 CVD방식으로 형성되는 알루미늄(Al)층, 텅스텐(W)층, 구리(Cu)층, 백금(Pt)층 및 금(Au)층으로 이루어진 일군중 선택된 어느 한 물질층으로 형성할 수 있으나 바람직하게는 알루미늄층으로 형성한다.The first conductive layer 52 is any one selected from the group consisting of an aluminum (Al) layer, a tungsten (W) layer, a copper (Cu) layer, a platinum (Pt) layer and a gold (Au) layer formed by CVD. It may be formed of a material layer but is preferably formed of an aluminum layer.
상기 제1 도전층(52)과 상기 제1 구리층을 엑-시츄(exitu)방식으로 형성할 수도 있는데, 이 경우에는 상기 제1 구리층(50)의 전면에는 얇은 두께의 자연산화막(native oxide)이 형성되는데, 상기 자연산화막은 후속열처리 공정에서 상기 제1 구리층(50)의 구리원자들이 상기 알루미늄층으로 균일하게 확산되도록하는 확산조절층으로 사용할 수 있다. 따라서 상기 제1 구리층(50)의 표면에 형성되는 자연산화막은 제거할 필요없이 그대로 두고 다음공정을 진행할 수 있다. 오히려 필요할 경우에는 도면에 도시하지는 않았지만, 상기 제1 도전층(52)을 형성하기전에 상기 제1 구리층(50)의 전면에 얇은 제1 산화막을 형성할 수 있다. 이때, 상기 제1 산화막으로는 상기 자연산화막외에도 도전성 산화막 또는 비 도전성 산화막중 어느 한 산화막으로 형성할 수 있다. 상기 비 도전성 산화막을 사용할 수 있으나, 계면의 저항을 증가시킬 우려가 있는 경우에는 상기 도전성 산화막으로 상기 제1 산화막을 형성할 수도 있다. 상기 도전성 산화막으로는 RuO2또는 IrO2중 선택된 어느 한 물질막을 사용할 수 있다.The first conductive layer 52 and the first copper layer may be formed by an exitu method. In this case, the entire surface of the first copper layer 50 may have a thin native oxide. ) Is formed, and the natural oxide film may be used as a diffusion control layer to uniformly diffuse copper atoms of the first copper layer 50 into the aluminum layer in a subsequent heat treatment process. Therefore, the natural oxide film formed on the surface of the first copper layer 50 may be left as it is without removal and the next process may be performed. If necessary, although not shown in the drawing, a thin first oxide film may be formed on the entire surface of the first copper layer 50 before the first conductive layer 52 is formed. In this case, the first oxide film may be formed of any one of a conductive oxide film and a non-conductive oxide film in addition to the natural oxide film. The non-conductive oxide film may be used, but when there is a concern that the resistance of the interface may be increased, the first oxide film may be formed of the conductive oxide film. As the conductive oxide film, any one material film selected from RuO 2 or IrO 2 may be used.
도 6은 제2 구리층(56)을 형성하는 단계를 나타낸 도면으로서 구체적으로 설명하면, 상기 제1 도전층(52)의 전면에 제2 구리층(56)을 한번 더 형성하는데, 이는 구리원자의 분포를 상기 제1 도전층(52)의 전 영역에 걸쳐 보다 균일하게 하기 위함이다.FIG. 6 is a view illustrating a step of forming the second copper layer 56. Specifically, the second copper layer 56 is formed on the entire surface of the first conductive layer 52, which is a copper atom. This is to make the distribution of more uniform across the entire area of the first conductive layer 52.
상기 제2 구리층(56)은 상기 제1 구리층(50)을 형성할 때와 동일한 방식으로 형성하는데, 도면에 도시하지는 않았지만, 상기 제1 도전층(52)의 전면에 상기 제2 구리층(56)을 형성하기전에 상기 제1 도전층(52)의 전면에는 상기 제1 산화막과 동일한 목적으로 제2 산화막을 형성한 다음 상기 제2 산화막 전면에 상기 제2 구리층(56)을 형성할 수 있다. 상기 제2 산화막은 상기 제1 산화막과 동일한 물질막으로 형성할 수 있다. 하지만, 바람직하게는 도전성 산화막으로 형성한다.The second copper layer 56 is formed in the same manner as when the first copper layer 50 is formed. Although not illustrated, the second copper layer 56 is formed on the entire surface of the first conductive layer 52. Before forming the 56, the second oxide layer is formed on the entire surface of the first conductive layer 52 for the same purpose as the first oxide layer, and then the second copper layer 56 is formed on the entire surface of the second oxide layer. Can be. The second oxide film may be formed of the same material film as the first oxide film. However, it is preferably formed of a conductive oxide film.
또한, 상기 제1 도전층(52)과 제2 구리층(56)사이에 상기 제2 산화막을 형성하기전에 상기 제1 도전층(52)의 전면에는 제1 도전층의 일부로 PVD방식으로 형성되는 알루미늄층을 더 형성한 후에 상기 제2 구리층(56) 또는 제2 산화막과 제2 구리층(56)을 형성할 수도 있다.In addition, before the second oxide layer is formed between the first conductive layer 52 and the second copper layer 56, the front surface of the first conductive layer 52 is formed by PVD as a part of the first conductive layer. After further forming the aluminum layer, the second copper layer 56 or the second oxide film and the second copper layer 56 may be formed.
도 7은 제2 도전층(58)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 제2 구리층(56)의 전면에 복합 도전층으로 제2 도전층(58)을 형성한다. 상기 복합 도전층은 스퍼터링방식으로 형성하며, 알루미늄층과 구리층과 실리콘층을 순차적으로 형성함으로써 형성할 수 있다.FIG. 7 illustrates a step of forming the second conductive layer 58. Specifically, the second conductive layer 58 is formed as a composite conductive layer on the entire surface of the second copper layer 56. The composite conductive layer is formed by a sputtering method, and may be formed by sequentially forming an aluminum layer, a copper layer, and a silicon layer.
상기 제2 도전층(58)을 복합도전층으로 형성하지 않고 단일 도전층으로 형성할 수도 있는데, 구체적으로는 상기 제2 구리층(56)의 전면에 CVD방식 또는 PVD방식중 어느 한 방식으로 형성되는 알루미늄층으로 형성할 수도 있다.The second conductive layer 58 may be formed as a single conductive layer instead of a composite conductive layer. Specifically, the second conductive layer 58 may be formed on the entire surface of the second copper layer 56 by CVD or PVD. It can also be formed from an aluminum layer.
또한, 상기 제2 구리층(56)의 전면에 상기 제2 도전층(58)을 형성하기 전에 제3 산화막(도시하지 않음)을 형성한 다음 그 전면에 상기 제2 도전층(58)을 형성할 수 있다. 이때, 상기 제3 산화막은 상기 제1 및 제2 산화막과 동일한 목적 즉, 구리원자의 확산 조절층으로써 상기 제1 도전층(52)내에 보다 균일한 구리분포를 형성하기 위한 산화막이다. 그리고 상기 제3 산화막은 상기 제1 산화막 또는 제2 산화막과 동일한 물질막으로 형성할 수 있으나 바람직하게는 상기 제2 산화막과 동일하게 도전성 산화막으로 형성한다.In addition, before forming the second conductive layer 58 on the entire surface of the second copper layer 56, a third oxide film (not shown) is formed, and then the second conductive layer 58 is formed on the entire surface of the second copper layer 56. can do. At this time, the third oxide film is an oxide film for forming a more uniform copper distribution in the first conductive layer 52 as the same purpose as the first and second oxide films, that is, as a diffusion control layer of copper atoms. The third oxide film may be formed of the same material film as the first oxide film or the second oxide film, but is preferably formed of a conductive oxide film in the same manner as the second oxide film.
다음에는 열처리단계로서 상기 제2 도전층(58)이 형성된 결과물을 소정의 온도범위에서 정해진 시간동안 어닐링하는데 이러한 어닐링에 의해 상기 CVD방식으로 형성된 알루미늄층내에 구리원자들이 균일하게 분포하게 된다. 이후 상기 제1 및 제2 도전층을 원하는 형태로 패터닝하면 구리(Cu)의 균일한 확산 분포를 갖는 반도체장치의 금속배선이 형성된다.Next, as an annealing step, the resultant formed with the second conductive layer 58 is annealed for a predetermined time in a predetermined temperature range. By such annealing, copper atoms are uniformly distributed in the aluminum layer formed by the CVD method. Subsequently, when the first and second conductive layers are patterned to a desired shape, metal wirings of a semiconductor device having a uniform diffusion distribution of copper (Cu) are formed.
이상으로 본 발명의 실시예에 의한 반도체장치의 금속배선 및 그 형성방법은 CVD방식으로 형성된 알루미늄층이 한 물질층이 되는 도전층을 중심으로 상기 도전층의 상, 하의 전면에 구리층을 구비되어 있다. 더욱이 상기 도전층과 구리층사이의 계면에는 상기 구리의 확산조절 작용을 하는 산화막이 형성되어 있다.As described above, the metal wiring and the method of forming the semiconductor device according to the embodiment of the present invention are provided with copper layers on the upper and lower surfaces of the conductive layer, centering on the conductive layer where the aluminum layer formed by the CVD method becomes one material layer. have. Further, an oxide film for controlling the diffusion of copper is formed at the interface between the conductive layer and the copper layer.
따라서 상기 구리층의 전면으로부터 상기 도전층의 전영역으로 구리원자들의 빨리 확산될 수 있으므로 종횡비가 큰 비어/콘택홀일지라도 균일한 구리분포를 이룰수 있고 구리층과 상기 도전층간의 반응으로 인한 파티클 발생을 제거할 수 있으며, 상기 구리층으로부터 발생되는 산소에 의해 상기 도전층이 산화되는 것도 방지할 수 있다.Therefore, since copper atoms can quickly diffuse from the entire surface of the copper layer to the entire area of the conductive layer, even a via / contact hole having a high aspect ratio can achieve a uniform copper distribution and generate particles due to reaction between the copper layer and the conductive layer. The conductive layer can be removed and the conductive layer can be prevented from being oxidized by oxygen generated from the copper layer.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.
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Cited By (1)
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|---|---|---|---|---|
| KR20010004712A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Method of forming a matal wiring in a semiconductor |
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1996
- 1996-12-31 KR KR1019960080077A patent/KR100219511B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR20010004712A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Method of forming a matal wiring in a semiconductor |
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| KR19980060711A (en) | 1998-10-07 |
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