KR100216319B1 - Driving circuit of lcd panel - Google Patents

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Abstract

본 발명은 엘씨디 패널 구동 회로에 관한 것으로, 디코더에서 출력되는 신호 가운데 각각의 그래픽 모드를 구현하는데 필요한 구동 채널의 최상위비트를 각각 입력으로 받고 그래픽 모드 선택 신호가 입력되어 출력하고자하는 그래픽 모드가 결정되면 상기 디코더로부터 입력된 각각의 최상위 비트 가운데 구현하고자 하는 그래픽 모드에 필요한 구동 채널의 최상위 비트가 출력되는 그래픽 모드 선택 회로와, 상기 그래픽 모드 선택 회로의 출력신호와 외부에서 입력되는 리세트 신호 및 클록 신호를 입력으로 받아 상기카운터를 리세트 시키기 위한 내부 리세트 신호를 발생하는 내부 리세트 신호 발생 회로로 구성되어, 다양한 그래픽 모드에서 엘씨디 패널을 구동할 수 있도록 구동 채널을 구비하고, 각각의 그래픽 모드를 구현하는데 필요한 구동 채널 신호 가운데 최상위 비트의 신호를 선택하여 카운터를 리세트 시킴으로써 선택한 구동 채널의 그래픽 모드를 갖는 엘씨디 패널의 구동이 가능하도록 하는 효과가 있다.The present invention relates to an LCD panel driving circuit. When the graphic mode to be output is determined by receiving the most significant bit of the driving channel required to implement each graphic mode among the signals output from the decoder, the graphic mode selection signal is input. A graphics mode selection circuit for outputting the most significant bit of a driving channel required for a graphics mode to be implemented among the most significant bits input from the decoder, an output signal of the graphics mode selection circuit, and a reset signal and a clock signal input externally; It consists of an internal reset signal generation circuit for generating an internal reset signal for resetting the counter to receive the input as a input, and has a drive channel for driving the LCD panel in various graphics modes, each graphics mode Drive required to implement By resetting the counter by selecting the signal of the most significant bit among the null signals, it is possible to drive the LCD panel having the graphic mode of the selected drive channel.

Description

엘씨디 패널 구동 회로LCD panel drive circuit

제1도는 종래의 엘씨디 패널 구동 회로를 나타낸 블록도.1 is a block diagram showing a conventional LCD panel driving circuit.

제2도는 본 발명의 엘씨디 패널 구동 회로를 나타낸 블록도.2 is a block diagram showing an LCD panel driving circuit of the present invention.

제3도는 본 발명의 그래픽 모드 선택 회로를 나타낸 회로도.3 is a circuit diagram showing a graphic mode selection circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

110, 210 : 카운터 120, 220 : 디코더110, 210: Counter 120, 220: Decoder

130, 230 : 레벨 쉬프터 140, 240 : 엘씨디 패널130, 230: level shifter 140, 240: LCD panel

250 : 그래픽 모드 선택 회로 260 : 내부 리세트 신호 발생 회로250: graphics mode selection circuit 260: internal reset signal generation circuit

INV1∼INV3 : 인버터 T1∼T6 : 트랜스미션 게이트INV1 to INV3: Inverter T1 to T6: Transmission gate

본 발명은 엘씨디 패널(LCD Pannel) 구동 회로에 관한 것으로, 그래픽모드 선택 회로를 구비하여 다중 그래픽 모드의 출력이 가능한 엘씨디 패널의 각각의 그래픽 모드를 선택하여 구동할 수 있도록 하는 엘씨디 패널 구동 회로에 관한 것이다.The present invention relates to an LCD panel driving circuit, and more particularly, to an LCD panel driving circuit which includes a graphic mode selecting circuit so as to select and drive each graphic mode of an LCD panel capable of outputting multiple graphic modes. will be.

일반적으로 엘씨디 패널 구동 회로는 엘씨디 패널의 수평 라인을 구동하는 로우 드라이버(Row Driver)와 수직 라인을 구동하는 컬럼 드라이버(Column Driver)를 포함하여 이루어진다.In general, the LCD panel driving circuit includes a row driver driving a horizontal line of the LCD panel and a column driver driving a vertical line.

로우 드라이버는 엘씨디 패널을 구성하는 TFT(Thin Film Transistor)의 게이트 단자에 연결되어 각각의 TFT를 순차적으로 구동하도록 이루어져 있다.The row driver is connected to the gate terminal of the thin film transistor (TFT) constituting the LCD panel, and is configured to sequentially drive each TFT.

이와 같은 종래의 로우 드라이버의 일례를 제1도를 참조하여 설명하면 다음과 같다.An example of such a conventional low driver will be described with reference to FIG. 1 as follows.

제1도는 종래의 엘씨디 패널 구동 회로를 나타낸 블록도이다.1 is a block diagram showing a conventional LCD panel driving circuit.

제1도에 나타낸 바와 같이 카운터(110)에는 클록 신호(CLK)와 리세트신호(RESET)가 입력되도록 연결되고, 카운터(110)의 출력은 9비트의 버스라인을 통하여 디코더(120)에 입력되도록 연결된다.As shown in FIG. 1, the clock signal CLK and the reset signal RESET are connected to the counter 110, and the output of the counter 110 is input to the decoder 120 through a 9-bit bus line. To be connected.

디코더(120)에 입력된 9비트의 신호가 디코딩되어 출력되는 신호 가운데 480비트의 신호가 레벨 쉬프터(130)에 입력되도록 연결되며, 레벨 쉬프터(130)는 입력된 480비트의 신호는 엘씨디 패널을 구동할 수 있도록 레벨 변환이 이루어져 엘씨디 패널(140)에 입력되도록 연결된다.The 9-bit signal input to the decoder 120 is decoded and output so that the 480-bit signal is input to the level shifter 130. The level shifter 130 is connected to the input panel of the 480-bit signal. Level conversion is made to be driven is connected to be input to the LCD panel 140.

이와 같은 엘씨디 패널 구동 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the LCD panel driving circuit as follows.

카운터(110)에서 순차적인 계수 동작이 이루어져 그 출력단으로 소정의 값을갖는 9비트의 신호가 출력된다.The counter 110 performs a sequential counting operation and outputs a 9-bit signal having a predetermined value to the output terminal.

카운터(110)에서 출력된 9비트의 신호는 디코더(120)에 입력되어 512비트로 디코딩이 이루어지는데, 디코딩된 512비트 가운데 엘씨디 패널(140)을 구동하는데 필요한 하위 480비트의 신호가 하위 비트에서 상위 비트의 순서로 레벨 쉬프터(130)에 출력된다.The 9-bit signal output from the counter 110 is input to the decoder 120 and decoded into 512 bits. Among the decoded 512 bits, the signal of the lower 480 bits necessary to drive the LCD panel 140 is higher than the lower bits. It is output to the level shifter 130 in the order of the bits.

레벨 쉬프터(130)에 입력된 480비트의 신호는 엘씨디 패널(140)을 구성하는 트랜지스터의 게이트 단자를 구동하기에는 적합하지 않기 때문에 레벨쉬프터(130)에서 적당한 레벨의 변환이 이루어진 다음 엘씨디 패널(140)로 출력된다.Since the 480-bit signal input to the level shifter 130 is not suitable for driving the gate terminals of the transistors constituting the LCD panel 140, the level shifter 130 performs an appropriate level conversion and then the LCD panel 140. Is output.

이때 엘씨디 패널(140)에서 구동되는 트랜지스터는 디코더(120)에서 출력되는 신호의 순서에 대응하여 하위 비트의 신호가 입력되는 수평 라인에서 시작하여 상위 비트가 입력되는 수평 라인까지 순차적으로 구동됨으로써 하나의 화면이 형성된다.In this case, the transistor driven in the LCD panel 140 is sequentially driven from the horizontal line to which the lower bit signal is input to the horizontal line to which the upper bit is input in accordance with the order of the signals output from the decoder 120. The screen is formed.

그러나 이와 같은 종래의 엘씨디 패널 구동 회로에 의해 구동되는 엘씨디 패널은 그 그래픽 모드가 한가지로 한정되기 때문에 서로 다른 그래픽모드를 출력하도록 엘씨디 패널을 구동하기 위해서는 디코더와 레벨 쉬프터를 추가하거나, 극단적으로는 드라이버 회로를 다시 설계해야 하기 때문에 이에 따른 제품 생산의 추가 비용을 감수해야 하는 문제가 있다.However, since the LCD panel driven by the conventional LCD panel driving circuit is limited to one graphic mode, a decoder and a level shifter may be added, or extremely a driver, to drive the LCD panel to output different graphics modes. Because of the redesign of the circuit, there is a problem in that the additional cost of producing the product is required.

따라서 본 발명은 다양한 그래픽 모드에서 엘씨디 패널을 구동할 수 있도록 구동 채널을 구비하고, 각각의 그래픽 모드를 구현하는데 필요한 구동채널 신호 가운데 최상위 비트의 신호를 선택하여 카운터를 리세트 시킴으로써 선택한 구동 채널의 그래픽 모드를 갖는 엘씨디 패널의 구동이 가능하도록 하는 목적이 있다.Therefore, the present invention includes a drive channel for driving an LCD panel in various graphics modes, and selects the most significant bit of the drive channel signals required to implement each graphic mode, and resets the counter. An object of the present invention is to enable the operation of an LCD panel having a mode.

이와 같은 목적의 본 발명은 디코더에서 출력되는 신호 가운데 각각의 그래픽 모드를 구현하는데 필요한 구동 채널의 최상위 비트를 각각 입력으로 받고 그래픽 모드 선택 신호가 입력되어 출력하고자 하는 그래픽 모드가 결정되면 상기 디코더로부터 입력된 각각의 최상위 비트 가운데 구현하고자 하는 그래픽 모드에 필요한 구동 채널의 최상위 비트가 출력되는 그래픽 모드 선택 회로와, 상기 그래픽 모드 선택 회로의 출력 신호와 외부에서 입력되는 리세트 신호 및 클록 신호를 입력으로 받아 상기 카운터를 리세트 시키기 위한 내부 리세트 신호를 발생하는 내부 리세트 신호 발생 회로를 포함하여 이루어진다.According to the present invention for this purpose, when the graphics mode to be output is determined by receiving the most significant bit of the driving channel required for implementing each graphics mode among the signals output from the decoder, the graphics mode input signal is inputted from the decoder. A graphic mode selection circuit for outputting the most significant bit of the driving channel required for the graphics mode to be implemented among each of the most significant bits, and an output signal of the graphic mode selection circuit and a reset signal and a clock signal input from the outside And an internal reset signal generation circuit for generating an internal reset signal for resetting the counter.

이와 같이 이루어진 본 발명의 일실시예를 제2도∼제3도를 참조하여설명하면 다음과 같다.An embodiment of the present invention made as described above will be described with reference to FIGS. 2 to 3.

제2도는 본 발명의 엘씨디 패널 구동 회로를 나타낸 블록도이다.2 is a block diagram showing an LCD panel driving circuit of the present invention.

제2도에 나타낸 바와 같이, 카운터(210)의 출력은 10비트의 버스 라인을 통하여 디코더(220)에 입력되도록 연결된다.As shown in FIG. 2, the output of the counter 210 is connected to be input to the decoder 220 via a 10-bit bus line.

디코더(220)에 입력된 10비트의 신호가 디코딩되어 출력되는 1024비트의 신호가 레벨 쉬프터(230)에 입력되도록 연결되며, 레벨 쉬프터(230)는 입력된 1024비트의 신호는 엘씨디 패널을 구동할 수 있도록 레벨 변환이 이루어져 엘씨디 패널(240)에 입력되도록 연결된다.The 10-bit signal input to the decoder 220 is decoded and output so that the 1024-bit signal is output to the level shifter 230, and the level shifter 230 inputs the 1024-bit signal to drive the LCD panel. Level conversion is made so that the input to the LCD panel 240 is connected.

또한 디코더(220)에서 출력되는 1024비트의 신호 가운데, 640×480의 VGA 모드, 800×600의 SVGA, 1024×768의 XGA 모드, 1280×1024의 EWS모드를 구현하기 위하여 각각의 그래픽 모드에서 요구하는 최상위 비트의 구동 신호인 480, 600, 768번째의 비트 신호와 리세트 신호(RESET)가 그래픽 모드 선택 회로(250)에 입력되도록 연결된다.In addition, among the 1024-bit signals output from the decoder 220, each graphics mode is required to implement a VGA mode of 640 × 480, SVGA of 800 × 600, XGA mode of 1024 × 768, and EWS mode of 1280 × 1024. The 480, 600, and 768th bit signals and the reset signal RESET, which are driving signals of the most significant bit, are input to the graphic mode selection circuit 250.

그래픽 모드 선택 회로(250)에는 그래픽 모드를 선택할 수 있도록 2비트의 선택 신호가 입력되도록 연결된다.The graphics mode selection circuit 250 is connected to input a 2-bit selection signal to select a graphics mode.

내부 리세트 신호 발생 회로(260)는 NAND 게이트(G1)에는 그래픽 모드 선택 회로(250)의 출력 신호(OUT)와 클록 신호(CLK)가 입력되도록 연결된다.The internal reset signal generation circuit 260 is connected to the NAND gate G1 such that an output signal OUT of the graphic mode selection circuit 250 and a clock signal CLK are input.

또한 NAND 게이트(G2)에는 인버터(INV1)에 의해 반전된 리세트 신호(RESET)와 NAND 게이트(G1)의 출력 신호가 입력되도록 연결된다.In addition, the reset signal RESET inverted by the inverter INV1 and the output signal of the NAND gate G1 are connected to the NAND gate G2.

내부 리세트 신호 발생 회로(260)의 출력 신호인 NAND 게이트(G2)의 출력 신호는 카운터(210)의 리세트 신호(RESET)로서 입력되도록 연결되고, 또한 카운터(210)에는 클록 신호(CLK)가 입력되도록 연결된다.An output signal of the NAND gate G2, which is an output signal of the internal reset signal generation circuit 260, is connected to be input as a reset signal RESET of the counter 210, and a clock signal CLK is provided to the counter 210. Is connected to be input.

제3도는 본 발명의 그래픽 모드 선택 회로를 나타낸 회로도이다.3 is a circuit diagram showing a graphic mode selection circuit of the present invention.

제3도에 나타낸 바와 같이, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 단자와 소스 단자가 상호 연결되어 이루어진 트랜스미션 게이트(T1), (T2), (T3), (T4)가 병렬로 연결된다.As shown in FIG. 3, the transmission gates T1, T2, T3, and T4 formed by interconnecting the gate terminal and the source terminal of the PMOS transistor and the NMOS transistor are connected in parallel.

즉, 트랜스미션 게이트(T1)를 구성하는 NMOS 트랜지스터의 게이트 단자와 트랜스미션 게이트(T2)를 구성하는 PMOS 트랜지스터가 게이트 단자가 상호 연결되고, 트랜스미션 게이트(T2)를 구성하는 NMOS 트랜지스터의 게이트 단자와 트랜스미션 게이트(T3)를 구성하는 PMOS 트랜지스터가 게이트 단자가 상호 연결되며, 트랜스미션 게이트(T3)를 구성하는 NMOS 트랜지스터의 게이트 단자와 트랜스미션 게이트(T4)를 구성하는 PMOS 트랜지스터가 게이트 단자가 상호 연결되어 이루어진다.That is, the gate terminal of the NMOS transistor constituting the transmission gate T1 and the gate terminal of the PMOS transistor constituting the transmission gate T2 are interconnected, and the gate terminal and the transmission gate of the NMOS transistor constituting the transmission gate T2. The gate terminals of the PMOS transistors constituting T3 are interconnected, and the gate terminals of the NMOS transistors constituting the transmission gate T3 and the gate terminals of the PMOS transistors constituting the transmission gate T4 are interconnected.

트랜스미션 게이트(T1)를 구성하는 PMOS 트랜지스터의 게이트 단자와, 트랜스미션 게이트(T4)를 구성하는 PMOS 트랜지스터의 게이트 단자 및 트랜스미션 게이트(T4)를 구성하는 NMOS 트랜지스터의 게이트 단자에는 그래픽 모드 선택 신호(MODE A)가 입력되도록 연결된다.The gate terminal of the PMOS transistor constituting the transmission gate T1, the gate terminal of the PMOS transistor constituting the transmission gate T4 and the gate terminal of the NMOS transistor constituting the transmission gate T4 are provided with a graphic mode selection signal MODE A. ) Is connected to the input.

트랜스미션 게이트(T2)를 구성하는 PMOS 트랜지스터의 게이트 단자와, 트랜스미션 게이트(T4)를 구성하는 PMOS 트랜지스터의 게이트 단자에는 그래픽 모드 선택 신호(MODE A)가 인버터(INV2)에 의해 반전되어 입력되도록 연결된다.The graphics mode selection signal MODE A is connected to the gate terminal of the PMOS transistor constituting the transmission gate T2 and the gate terminal of the PMOS transistor constituting the transmission gate T4 so as to be inverted and input by the inverter INV2. .

이와 같은 트랜스미션 게이트(T1)에는 리세트 신호(RESET)가 입력되도록 연결되고, 트랜스미션 게이트(T2)에는 디코더(220)에서 출력되는 768번째 비트가 입력되도록 연결되며, 트랜스미션 게이트(T3)에는 디코더(220)에서 출력되는 600번째 비트가 입력되도록 연결되고, 트랜스미션 게이트(T4)에는 디코더(220)에서 출력되는 480번째의 비트가 입력되도록 연결된다.The reset signal RESET is connected to the transmission gate T1, and the 768th bit output from the decoder 220 is input to the transmission gate T2, and the decoder (T3) is connected to the transmission gate T3. The 600th bit output from the 220 is connected to be input, and the 480th bit output from the decoder 220 is connected to the transmission gate T4.

트랜스미션 게이트(T1), (T2)의 출력 신호는 상호 단락되어 트랜스미션 게이트(T5)에 입력되도록 연결되고, 트랜스미션 게이트(T3), (T4)의 출력 신호는 상호 단락되어 트랜스미션 게이트(T6)에 입력되도록 연결된다.The output signals of the transmission gates T1 and T2 are shorted to each other and connected to be input to the transmission gate T5. The output signals of the transmission gates T3 and T4 are shorted to each other and input to the transmission gate T6. To be connected.

트랜스미션 게이트(T5)를 구성하는 PMOS 트랜지스터의 게이트 단자와 트랜스미션 게이트(T6)를 구성하는 NMOS 트랜지스터의 게이트 단자에는 그래픽 모드 선택 신호(MODE B)가 입력되도록 연결되고, 트랜스미션 게이트(T5)를 구성하는 NMOS 트랜지스터의 게이트 단자와 트랜스미션 게이트(T6)를 구성하는 PMOS 트랜지스터의 게이트 단자에는 그래픽 모드 선택신호(MODE B)가 인버터(INV3)에 의해 반전되어 입력되도록 연결된다.The gate terminal of the PMOS transistor constituting the transmission gate T5 and the gate terminal of the NMOS transistor constituting the transmission gate T6 are connected so that the graphic mode selection signal MODE B is input, and constitutes the transmission gate T5. The graphics mode selection signal MODE B is connected to the gate terminal of the NMOS transistor and the gate terminal of the PMOS transistor constituting the transmission gate T6 so as to be inverted and input by the inverter INV3.

트랜스미션 게이트(T5), (T6)의 출력 신호가 그래픽 모드 선택 회로(250)의 출력 신호(OUT)가 된다.The output signals of the transmission gates T5 and T6 become the output signals OUT of the graphic mode selection circuit 250.

이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.

리세트 신호(RESET)가 발생하여 회로 전체가 초기화된 다음 카운터(210)가 카운트를 시작하면 카운터(210)에서는 10비트의 서로 다른 신호가 순차적으로 발생하여 출력된다.When the reset signal RESET is generated and the entire circuit is initialized and the counter 210 starts counting, the counter 210 sequentially generates 10 bits of different signals and outputs the signals.

카운터(210)에서 출력된 10비트의 신호는 디코더(220)를 통해 디코딩되어 1024비트의 신호가 출력된다.The 10-bit signal output from the counter 210 is decoded by the decoder 220 to output a 1024-bit signal.

디코더(220)에서 출력된 1024비트의 신호는 레벨 쉬프터(230)에 입력되어 엘씨디 패널(240)을 구동할 수 있는 레벨로 변환이 이루어져 엘씨디 패널(240)에 입력되어 엘씨디 패널(240)을 구성하는 TFT의 게이트를 구동함으로써 엘씨디 패널(240)의 구동이 이루어진다.The 1024-bit signal output from the decoder 220 is input to the level shifter 230 and converted into a level capable of driving the LCD panel 240 to be input to the LCD panel 240 to form the LCD panel 240. The LCD panel 240 is driven by driving the gate of the TFT.

이와 같이 구동되는 엘씨디 패널(240)의 출력 그래픽 모드는 다음과 같은 과정으로 결정된다.The output graphic mode of the LCD panel 240 driven as described above is determined by the following process.

디코더(220)에서 출력된 480, 600, 768번째의 비트와 리세트 신호(RESET)는 그래픽 모드 선택 회로(250)에 입력된다.The 480th, 600th, and 768th bits and the reset signal RESET output from the decoder 220 are input to the graphic mode selection circuit 250.

이때 입력되는 그래픽 모드 선택 신호(MODE A), (MODE B)의 조합에 따라 각각의 트랜스미션 게이트가 턴 온 또는 턴 오프되어 신호(OUT)의 출력이 이루어진다.At this time, each transmission gate is turned on or turned off according to the combination of the graphic mode selection signals MODE A and MODE B input, thereby outputting the signal OUT.

일례로 800×600의 SVGA 그래픽 모드에서 엘씨디 패널(240)을 구동하고자 할 때에는 그래픽 모드 선택 신호(MODE A)는 로우 레벨의 신호를 입력하고, 그래픽 모드 선택 신호(MODE B)는 하이 레벨의 신호를 입력한다.For example, when driving the LCD panel 240 in the SVGA graphic mode of 800 × 600, the graphic mode selection signal MODE A inputs a low level signal, and the graphic mode selection signal MODE B is a high level signal. Enter.

입력된 로우 레벨의 그래픽 모드 선택 신호(MODE A)에 의해 트랜스미션 게이트(T1), (T3)가 턴 온되고, 로우 레벨이 그래픽 모드 선택 신호(MODE B)에 의해 트랜스미션 게이트(T5)가 턴 온되어 SVGA 모드의 신호가 출력된다.The transmission gates T1 and T3 are turned on by the input low level graphic mode selection signal MODE A, and the transmission gate T5 is turned on by the low level graphic mode selection signal MODE B. SVGA mode signal is output.

이와 같은 그래픽 모드 선택 신호(MODE A), (MODE B)의 조합에 따른 출력 신호(OU T)를 다음의 표에 나타내었다.The output signal OU T according to the combination of the graphic mode selection signals MODE A and MODE B is shown in the following table.

[ 표 1 ] 그래픽 모드 선택 신호의 조합에 따른 출력 모드[Table 1] Output mode according to combination of graphic mode selection signal

즉, 그래픽 모드 선택 신호(MODE A), (MODE B)가 각각 ( 0 , 0 )일 때는 EWS 모드가 설정되어 리세트 신호(RESET)가 출력 신호(OUT)로 되고, ( 0 , 1 )일 때는 SVGA 모드가 설정되어 600번째의 비트가 출력 신호(OUT)로 되며, ( 1 , 0 )일때는 XGA 모드가 설정되어 768번째의 비트가 출력 신호(OUT)로 되고, ( 1 , 1 )일때는 VGA 모드가 설정되어 480번째의 비트가 출력 신호(OUT)로 된다.That is, when the graphic mode selection signals MODE A and MODE B are (0, 0), respectively, the EWS mode is set so that the reset signal RESET becomes the output signal OUT and (0, 1). When the SVGA mode is set, the 600th bit becomes the output signal (OUT) .When (1, 0), the XGA mode is set and the 768th bit becomes the output signal (OUT). The VGA mode is set so that the 480th bit becomes the output signal OUT.

이와 같은 그래픽 모드 선택 회로(250)의 하이 레벨 출력 신호(OUT)가 내부 리세트 신호 발생 회로(260)의 NAND 게이트, (G1)에 입력되면 클록 신호(CLK)의 하이 레벨 구간과 함께 NAND 게이트(G1)의 출력 신호를 로우레벨로 만든다.When the high level output signal OUT of the graphic mode selection circuit 250 is input to the NAND gate and G1 of the internal reset signal generation circuit 260, the NAND gate together with the high level period of the clock signal CLK. Make the output signal of (G1) low.

NAND 게이트(G1)의 로우 레벨 출력 신호는 NAND 게이트(G2)에 입력되어 나머지 입력 신호의 레벨에 관계없이 NAND 게이트(G2)의 출력 신호를 하이 레벨로 만든다.The low level output signal of the NAND gate G1 is input to the NAND gate G2 to make the output signal of the NAND gate G2 high level regardless of the level of the remaining input signals.

NAND 게이트(G2)의 하이 레벨 출력 신호는 카운터(210)의 리세트 단자에 입력되어 카운터(210)를 리세트 시킨다.The high level output signal of the NAND gate G2 is input to the reset terminal of the counter 210 to reset the counter 210.

따라서 카운터(210)는 디코더(220)에서 출력되는 비트가 768개 일 때가지 카운트를 실시한 다음 리세트 되어 첫 번째 비트의 출력을 재개하게 된다.Therefore, the counter 210 counts until the number of bits output from the decoder 220 is 768, is reset, and resumes output of the first bit.

이와 같은 카운터(210)의 리세트 동작은 그래픽 모드 선택 회로(250)에 설정된 그래픽 모드에 따라 적절하게 이루어져 엘씨디 패널(240)에 해당 그래픽 모드로 출력이 이루어지는 것이다.The reset operation of the counter 210 is appropriately made according to the graphic mode set in the graphic mode selection circuit 250 and output to the LCD panel 240 in the graphic mode.

따라서 본 발명은 다양한 그래픽 모드에서 엘씨디 패널을 구동할 수 있도록 구동 채널을 구비하고, 각각의 그래픽 모드를 구현하는데 필요한 구동채널 신호 가운데 최상위 비트의 신호를 선택하여 카운터를 리세트 시킴으로써 선택한 구동 채널의 그래픽 모드를 갖는 엘씨디 패널의 구동이 가능하도록 하는 효과가 있다.Therefore, the present invention includes a drive channel for driving an LCD panel in various graphics modes, and selects the most significant bit of the drive channel signals required to implement each graphic mode, and resets the counter. There is an effect to enable the drive of the LCD panel having a mode.

Claims (3)

카운터의 출력 신호를 입력으로 받아 디코딩 하여 출력하는 디코더와, 상기 디코더의 출력 신호를 입력으로 받아 엘씨디 패널의 구동 레벨로 변환하기 위한 레벨 쉬프터를 포함하는 엘씨디 구동 회로에 있어서, 상기 디코더에서 출력되는 신호 가운데 각각의 그래픽 모드를 구현하는데 필요한 구동 채널의 최상위 비트를 각각 입력으로 받고, 그래픽 모드 선택 신호가 입력되어 출력하고자 하는 그래픽 모드가 결정되면, 상기 디코더로부터 입력된 각각의 최상위 비트 가운데 구현하고자 하는 그래픽 모드에 필요한 구동 채널의 최상위 비트가 입력되면 출력단자로 연결하여 출력되게 하는 그래픽 모드 선택 회로와, 상기 그래픽 모드 선택 회로의 출력 신호와 외부에서 입력되는 리세트 신호 및 클록 신호를 입력으로 받아 상기 카운터를 리세트 시키기 위한 내부 리세트 신로를 발생하는 내부 리세트 신호 발생 회로를 포함하는 것이 특징인 엘씨디 패널 구동 회로.An LCD driving circuit comprising a decoder for receiving an output signal of a counter as an input, decoding the output signal, and a level shifter for receiving the output signal of the decoder as an input and converting the output signal of the counter into a driving level of an LCD panel. Among the most significant bits inputted from the decoder, when the graphics mode to be output is determined by receiving the most significant bit of the driving channel required for implementing each graphics mode, the graphics mode selection signal is input. A graphic mode selection circuit for connecting to an output terminal when the most significant bit of a driving channel required for a mode is input, and an output signal of the graphic mode selection circuit, a reset signal and a clock signal input from an external source, as the inputs; To reset Internal reset is characterized by a LCD panel drive circuit including an internal reset signal generating circuit for generating a sinro. 제1항에 있어서, 상기 그래픽 모드 선택 회로는, 상기 디코더에서 출력된 신호가 입력되고, 그래픽 모드 선택 신호에 의해 상기 디코더로부터 입력된 신호 가운데 하나의 신호가 선택되어 출력되는 멀티플렉서인 것이 특징인 엘씨디 패널 구동 회로.The LCD of claim 1, wherein the graphic mode selection circuit is a multiplexer to which a signal output from the decoder is input, and one of the signals input from the decoder is selected and output by a graphic mode selection signal. Panel drive circuit. 제1항에 있어서, 상기 내부 리세트 신호 발생 회로는, 상기 그래픽 모드 선택 회로의 출력 신호와 클록 신호를 입력으로 받아 NAND 연산을 실시하는 제1 NAND 게이트와, 외부에서 입력되는 리세트 신호를 반전시키기 위한 인버터와, 상기 제1 NAND 게이트의 출력 신호와 상기 인버터의 출력 신호를 입력으로 받아 NAND 연산을 실시하는 제2 NAND 게이트를 포함하는 것이 특징인 엘씨디 패널 구동 회로.The internal reset signal generation circuit of claim 1, wherein the internal reset signal generation circuit inverts a first NAND gate that receives an output signal and a clock signal of the graphic mode selection circuit and performs a NAND operation, and a reset signal input from an external source. And a second NAND gate configured to receive an output signal of the first NAND gate and an output signal of the inverter, and perform a NAND operation.
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