KR100214517B1 - Misoperation protecting circuit of chip - Google Patents

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KR100214517B1 KR1019960052277A KR19960052277A KR100214517B1 KR 100214517 B1 KR100214517 B1 KR 100214517B1 KR 1019960052277 A KR1019960052277 A KR 1019960052277A KR 19960052277 A KR19960052277 A KR 19960052277A KR 100214517 B1 KR100214517 B1 KR 100214517B1
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Abstract

본 발명은 테스트 핀으로 입력되는 전압으로부터 칩을 보호하는 칩의 오동작 방지회로에 관한 것으로, 종래에는 테스트 핀에 입력되는 전압이 아무런 보호수단 없이 칩내부에 전달되어, 사용자의 실수로 테스트핀에 고전위의 전압이 인가되면 사용자 모드로 동작하던 칩이 테스트 모드로 동작하는 오동작이 발생하는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 칩의 제조 후에, 칩의 테스트핀에 고전위의 테스트모드신호를 인가하여 테스트한 다음, 테스트핀에 입력되는 신호에 관계없이 칩 내부로 인가되는 신호는 저전위가 되게하여, 이후의 칩의 동작은 사용자 모드에서만 사용되게 함으로써, 사용자의 부주의에 의한 칩의 오동작을 방지하고, 타사로부터 칩을 테스트하는 방법을 보호받을 수 있는 효과가 있다.The present invention relates to a chip malfunction prevention circuit that protects a chip from a voltage input to a test pin. In the related art, a voltage input to a test pin is transferred to a chip without any protection means, and a user accidentally breaks the test pin. When the above voltage is applied, there is a problem in that a chip operating in the user mode malfunctions in the test mode. In view of the above problems, the present invention applies a high-potential test mode signal to a test pin of a chip after testing the chip, and then applies a signal to the chip regardless of a signal input to the test pin so as to have a low potential. Thus, since the subsequent operation of the chip is used only in the user mode, it is possible to prevent malfunction of the chip due to user's carelessness and protect the method of testing the chip from other companies.

Description

칩의 오동작 방지회로Chip malfunction prevention circuit

본 발명은 칩의 오동작 방지회로에 관한 것으로, 특히 테스트 핀에 과전압이 인가되어 칩의 오동작이 발생하는 것을 방지하는 칩의 오동작 방지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip malfunction prevention circuit, and more particularly to a chip malfunction prevention circuit that prevents a chip malfunction due to an overvoltage applied to a test pin.

종래에는 칩을 만들어 테스트한 후에 칩에 아무런 보호수단도 강구하지 않고 사용자에게 판매하였다. 이에 따라 사용자의 실수로 칩의 테스트 핀에 과전압이 인가되는 경우에는 그 과전압이 어떤 보호수단도 갖고 있지 않은 칩에 영향을 주어, 칩은 사용자 모드(user mode)에서 테스트 모드(test mode)로 전환된다. 즉 칩의 외부에 테스트 핀이 저전위에서 고전위로 전압이 변화하여 인가되면 칩은 사용자 모드에서 테스트 모드로 전환된다.Conventionally, after making and testing a chip, the chip is sold to the user without any protection measures. Therefore, if an overvoltage is applied to the test pin of the chip by mistake of the user, the overvoltage affects the chip which does not have any protection means, and the chip switches from the user mode to the test mode. do. In other words, when the test pin is applied to the outside of the chip from a low potential to a high potential, the chip is switched from the user mode to the test mode.

상기한 바와 같이 종래의 칩은 그 칩의 모드를 보호하는 보호수단이 없기 때문에, 사용자의 실수로 모드가 변경되면 사용자의 요구와는 다른 오동작을 하는 문제점이 있었다.As described above, since the conventional chip has no protection means for protecting the mode of the chip, there is a problem that a malfunction is different from the user's request if the mode is changed by mistake of the user.

상기와 같은 문제점을 감안한 본 발명은, 테스트 핀에 인가되는 전압이 테스트 모드를 결정하는 고전위로 인가되어도 칩에 인가되는 전압은 사용자 모드로 동작하게 하는 저전위로 인가되게 하는 칩의 오동작 방지회로의 제공을 목적으로 한다.SUMMARY OF THE INVENTION In view of the above problems, the present invention provides a chip malfunction prevention circuit that allows a voltage applied to a chip to be applied at a low potential to operate in a user mode even when a voltage applied to a test pin is applied at a high potential to determine a test mode. For the purpose.

제1도는 본 발명에 의한 칩의 오동작 방지회로도.1 is a circuit diagram illustrating a malfunction of a chip according to the present invention.

제2도는 제1도에 있어서, 주요부분의 파형도.FIG. 2 is a waveform diagram of the main part in FIG. 1. FIG.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

PIN : 테스트 핀 I1∼I4 : 인버터PIN: Test pins I1 to I4: Inverter

NAND1 : 낸드게이트 FAM1 : 이이피롬NAND1: NANDGATE FAM1: Y pyrom

R1 : 저항 DL1 : 지연부R1: resistor DL1: delay unit

상기와 같은 본 발명의 목적은 테스트 핀에 인가된 신호의 전위에 관계없이 항상 저전위의 전압을 칩에 입력시킴으로써 달성되는 것으로, 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The object of the present invention as described above is achieved by inputting a low potential voltage into the chip at all times regardless of the potential of the signal applied to the test pin, and will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 칩의 오동작 방지회로도로서 이에 도시된 바와 같이, 소스가 접지되고, 저항(R1)을 통하여 전원전압(VDD)을 드레인에 인가 받음과 아울러 게이트에 테스트 핀의 전압을 인가 받는 이피롬(EPROM)과; 상기 이피롬(EPROM)의 드레인측 전압을 반전하는 인버터(I3)와; 상기 테스트 핀의 전압을 지연출력하는 지연부(DL1)와; 상기 지연부(DL1)의 출력신호 및 상기 인버터(I3)의 출력신호를 낸드조합하여 인버터(I4)를 통해 칩으로 출력하는 낸드게이트(NAND1)로 구성되며, 이와 같이 구성된 칩의 오동작 방지회로의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.First turning the voltage of the test pin As shown this as a malfunction prevention circuit diagram of the chip, in addition, a gate and a source is grounded, is applied to the drain of the power supply voltage (V DD) receiving through a resistor (R1) according to the invention Licensed EPROM; An inverter (I3) for inverting the drain side voltage of the EPROM; A delay unit DL1 delaying the voltage of the test pin; The NAND gate NAND1 outputs a chip through the inverter I4 by NAND combining the output signal of the delay unit DL1 and the output signal of the inverter I3. The operation will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 칩의 오동작 방지회로의 파형도로서 이에 도시된 바와 같이, 테스트 핀(PIN)에 입력되는 전압이 사용자 모드특성인 저전위로 입력될 때, 상기의 전압을 게이트에 인가 받은 이피롬(EPROM)은 프로그램 되지 않은 상태이므로 회로에 영향을 주지않아 고전위 전원전압(VDD)에 의해 저항(R1)을 통해 노드 A로 흐르는 고전위의 전류가 형성되며, 낸드게이트(NAND1)는 상기 노드 A의 전류를 인버터(I3)를 통해 그 입력단에 입력받고, 다른 입력단에는 테스트핀(PIN)에 인가된 저전위 전압을 두 인버터(I1),(I2)을 통해 지연시켜 인가 받는다. 상기 낸드게이트(NAND1)는 입력받은 두신호를 낸드조합하여 출력하므로 그 출력은 고전위로 출력된다. 이때 인버터(I4)를 통해 칩의 내부로 입력되는 테스트전류(TEST i)는 저전위로 사용자모드 특성을 나타낸다.FIG. 2 is a waveform diagram of a malfunction prevention circuit of a chip according to the present invention. As shown in FIG. 2, when the voltage input to the test pin PIN is input at a low potential having a user mode characteristic, the voltage is applied to the gate. Since the EPROM is not programmed, a high potential current flowing through the resistor R1 to the node A is formed by the high potential power voltage V DD so as to not affect the circuit. The current of the node A is input to the input terminal through the inverter I3, and the low potential voltage applied to the test pin PIN is applied to the other input terminal by delaying through the two inverters I1 and I2. Since the NAND gate NAND1 outputs two input signals by NAND combination, its output is output at high potential. At this time, the test current TEST i input into the chip through the inverter I4 exhibits a user mode characteristic with low potential.

또한, 테스트 핀(PIN)에 칩의 동작을 테스트하기 위해 고전위(5V)의 테스트 모드신호를 인가하면, 이피롬(EPROM)은 턴온(turn on)되며, 노드 A의 전압은 접지인 저전위가 된다. 따라서, 인버터(I3)를 통해 상기 노드 A의 전압을 입력받고, 두 인버터(I1),(I2)을 통해 지연된 테스트 모드신호를 입력받아 두신호를 낸드조합하여 출력하는 낸드게이트(NAND1)의 출력은 저전위로 출력된다. 상기 저전위의 낸드게이트(NAND1) 출력은 인버터(I4)를 통해 칩의 내부로 인가 되기 때문에, 칩에 인가되는 테스트 전류(TEST i)는 고전위로 입력되어 칩을 테스트 모드로 동작시켜 칩을 테스트한다.In addition, when a test mode signal of high potential (5V) is applied to the test pin PIN to test the operation of the chip, the EPROM is turned on and the voltage of the node A is the low potential, which is ground. Becomes Accordingly, the output of the NAND gate NAND1 receives the voltage of the node A through the inverter I3, receives the delayed test mode signals through the two inverters I1 and I2, and NAND-combines the two signals. Is output at low potential. Since the low potential NAND gate output is applied to the inside of the chip through the inverter I4, the test current TEST i applied to the chip is input at a high potential to operate the chip in a test mode to test the chip. do.

그 다음, 상기와 같이 테스트 핀(PIN)에 고전위의 전압을 인가하여 칩을 테스트한 후에, 칩의 내부로 인가되는 전류가 저전위가 되도록, 즉 칩이 사용자 모드에서만 동작하도록 테스트 핀(PIN)에 12.5V의 고전위전압을 인가한다. 상기 테스트 핀(PIN)에 인가된 고전위전압을 그 게이트에 인가 받는 이피롬(EPROM)은 프로그램되어 이후에는 게이트에 인가되는 전압의 변동에 관계없이 상기 노드A는 항상 고전위상태가 된다. 상기 고전위의 전압을 인버터(I3)를 통해 입력받고, 12.5V의 강한 전압을 두 인버터(I1),(I2)를 통해 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)의 출력은 고전위로 출력된다. 상기 낸드게이트(NAND1)의 고전위 출력은 인버터(I4)를 통해 칩에 인가되므로 칩에 인가 되는 테스트 전류(TEST i)는 저전위로 입력되어 칩을 사용자 모드에서 동작하도록 한다.Then, after testing the chip by applying a high potential voltage to the test pin (PIN) as described above, the test pin (PIN) such that the current applied to the inside of the chip is low potential, that is, the chip operates only in the user mode. ) Apply a high potential voltage of 12.5V. The EPROM receiving the high potential voltage applied to the test pin PIN to its gate is programmed so that the node A is always in the high potential state regardless of the change of the voltage applied to the gate. The output of the NAND gate NAND1, which receives the high potential voltage through the inverter I3, receives a strong voltage of 12.5 V through the two inverters I1 and I2, and outputs the result by NAND combination, outputs at high potential. do. Since the high potential output of the NAND gate NAND1 is applied to the chip through the inverter I4, the test current TEST i applied to the chip is input at a low potential so that the chip operates in the user mode.

그 다음, 상기의 칩을 사용자에게 판매한 후에, 사용자의 실수로 고전위의 전압이 테스트 핀(PIN)에 인가되어도, 고전위 전원전압(VDD)에서 저항(R1)과 인버터를 통해 낸드게이트(NAND1)의 입력단에 입력되는 전압이 저전위로 입력되어 상기 낸드게이트(NAND1)의 출력은 항상 고전위전압을 유지함으로써, 상기 낸드게이트(NAND1)의 출력전압이 인버터(I4)를 통해 칩에 인가되는 전류인 테스트 전류(TEST i)는 항상 저전위로 인가된다. 따라서 칩은 항상 사용자 모드로 동작하게 된다.Then, after selling the chip to the user, even if a high potential voltage is applied to the test pin PIN by a user's mistake, the NAND gate through the resistor R1 and the inverter at the high potential power voltage V DD . The voltage input to the input terminal of NAND1 is input at a low potential so that the output of the NAND gate always maintains a high potential voltage, so that the output voltage of the NAND gate NAND1 is applied to the chip through the inverter I4. The test current TEST i, which is a current, is always applied at a low potential. Thus, the chip will always operate in user mode.

상기한 바와같이, 본 발명은 칩을 제조한 다음 테스트 모드로 동작시켜 테스트가 끝난후에는 칩이 테스트 모드로 동작하지 않게 함으로써, 사용자의 부주의로 인한 칩의 오동작을 방지하고, 타사로부터 칩을 테스트하는 방법을 보호받을수 있는 효과가 있다.As described above, according to the present invention, the chip is manufactured and then operated in a test mode so that the chip does not operate in the test mode after the test is completed, thereby preventing malfunction of the chip due to user's carelessness and testing the chip from a third party. There is an effect that can be protected.

Claims (2)

소스가 접지되고, 저항(R1)을 통하여 전원전압(VDD)을 드레인에 인가 받음과 아울러 게이트에 테스트 핀의 전압을 인가 받아 온,오프 또는 프로그램제어되는 이피롬(EPROM)과; 상기 이피롬(EPROM)의 드레인측 전압을 반전하여 출력하는 인버터(I3)와; 상기 테스트 핀의 전압을 지연출력하는 지연부(DL1)와; 상기 지연부(DL1)의 출력신호 및 상기 인버터(I3)의 출력신호를 낸드조합하여 상기 이피롬(EPROM)이 프로그램 되었을 때 항상 고전위의 출력신호를 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 칩으로 인가하는 인버터(I4)로 구성하여 된 것을 특징으로 하는 칩의 오동작 방지회로An EPROM having a source grounded, a supply voltage V DD applied to a drain through a resistor R1, and a voltage of a test pin applied to a gate; An inverter I3 for inverting and outputting the drain side voltage of the EPROM; A delay unit DL1 delaying the voltage of the test pin; A NAND gate NAND1 which always outputs a high potential output signal when the EPROM is programmed by NAND combining the output signal of the delay unit DL1 and the output signal of the inverter I3; Inverter I4 circuit which comprises the inverter I4 for applying the output signal of the NAND gate to the chip 제1항에 있어서, 지연부(DL1)는 복수개의 상호 직렬접속된 인버터(I1,I2)로 구성하여 된 것을 특징으로 하는 칩의 오동작 방지회로.The chip malfunction prevention circuit according to claim 1, wherein the delay unit (DL1) is composed of a plurality of inverters (I1, I2) connected in series with each other.
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