KR100214488B1 - Control pulse generating circuit - Google Patents
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Abstract
본 발명은 단일화된 제어펄스 발생회로에 관한 것으로, 종래에는 폭이 다른 제어펄스를 영향을 받지않고 안정하게 동작할 수 있는 센스 앰프를 설계한다는 것은 속도 지연이나 노이즈에 대한 취약성을 감수해야 하는 문제점이 있고, 고밀도 칩 설계시 칩 사이즈가 증가하고 정확한 센싱 타이밍에 대한 변화가 커질때 더욱 어려워지는 문제점이 있다.The present invention relates to a unified control pulse generating circuit. In the prior art, designing a sense amplifier that can operate stably without being influenced by control pulses of different widths requires a problem of being vulnerable to a speed delay or noise. There is a problem that it becomes more difficult when the chip size is increased in the design of the high density chip and the change to the accurate sensing timing becomes large.
따라서, 본 발명은 칩 인에이블 타임과 어드레스 억세스타임 조건에서 항상 일정한 제어펄스를 발생시킬 수 있도록 함으로써 설계시 메모리 반도체의 전체 속도에 대한 예측을 용이하게 하도록 한다.Therefore, according to the present invention, it is possible to always generate a constant control pulse under the chip enable time and the address access time, thereby facilitating prediction of the overall speed of the memory semiconductor in designing.
Description
제 1도는 종래 어드레스 버퍼를 이용한 제어펄스 발생회로도.1 is a circuit diagram of a control pulse generating circuit using a conventional address buffer.
제 2도는 종래 칩인에이블 버퍼를 이용한 제어펄스 발생회로도.FIG. 2 is a control pulse generating circuit using an Abbe buffer, which is a conventional chip.
제 3도는 본 발명 어드레스 버퍼를 이용한 제어펄스 발생회로도.FIG. 3 is a control pulse generating circuit using the address buffer of the present invention. FIG.
제 4도는 본 발명 칩인에이블 버퍼를 이용한 제어펄스 발생회로도.FIG. 4 is a circuit diagram of a control pulse generating circuit using an Abbe buffer, which is an inventive chip.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
10, 60 : 펄스 구동부 20, 70 : 신호 발생부10, 60: a pulse driving unit 20, 70:
30 : 지연부 40 : atdi신호 생성부30: delay unit 40: atdi signal generator
50 : cespg신호 생성부50: cespg signal generator
본 발명은 단일화된 제어펄스를 발생하기 위한 회로에 관한 것으로, 특히 칩 인에이블 버퍼에서 생성하던 CESPG신호를 어드레스 버퍼에서 로직 노아게이트를 이용하여 생성하도록 함으로써 칩 인에이블 버퍼의 구성을 간단히 하고 반도체 메모리에서 항상 일정한 제어펄스를 발생할 수 있도록 한 단일화된 제어펄스를 발생회로에 관한 것이다.In particular, the present invention relates to a circuit for generating a single control pulse. In particular, a CESPG signal generated in a chip enable buffer is generated by using a logic N0 gate in an address buffer, thereby simplifying the configuration of a chip enable buffer, To generate a single control pulse that can always generate a constant control pulse.
종래 어드레스 버퍼를 이용한 제어펄스 발생회로는, 제 1도에 도시된 바와같이, 입력되는 반전된 칩인에이블신호(ceb)와 ai신호에 따라 모스트랜지스터를 턴온 또는 턴오프시켜 소정의 펄스폭을 갖는 펄스를 발생하도록 하는 펄스 구동부(1)와, 상기 펄스 구동부(1)를 통해 발생된 펄스의 펄스폭을 조정하여 원하는 ai신호및 반전된 신호(aib)를 발생하도록 하는 신호 발생부(2)와, 상기 신호 발생부(2)에서 발생되는 신호에 대하여 일정시간 지연하도록 하는 지연부(3)와, 상기 지연부(3)를 통해 얻어진 신호에 의해 전송게이트를 제어하여 atdi신호를 생성하는 atdi신호 생성부(4)로 구성된다.As shown in Fig. 1, the control pulse generating circuit using the conventional address buffer turns on or off the MOS transistor according to the input inverted chip enable signal ceb and the ai signal to generate a pulse having a predetermined pulse width A signal generator 2 for generating a desired ai signal and an inverted signal aib by adjusting a pulse width of a pulse generated through the pulse driving unit 1, A delay unit 3 for delaying a signal generated by the signal generation unit 2 by a predetermined time, and an atdi signal generation unit for generating an atdi signal by controlling a transfer gate by a signal obtained through the delay unit 3, (4).
그리고, 칩인에이블 버퍼를 이용한 제어펄스 발생회로는, 제 2도에 도시된 바와 같이, 입력되는 칩인에이블(ce)에 따라 모스트랜지스터를 턴온 또는 턴오프시켜 소정의 펄스폭을 갖는 펄스를 발생토록 하는 펄스 구동부(11)와, 상기 펄스 구동부(11)로부터 발생되는 펄스에 대하여 원하는 펄스폭으로 조정하여 출력하는 신호 발생부(12)와, 상기 신호 발생부(12)로부터 입력된 펄스에 대하여 낫 게이트와 노아게이트를 이용하여 칩 인에이블신호들(cebll,cebr)을 생성하는 ce신호 생성부(13)와, 상기 신호 발생부(12)로부터 입력된 펄스에 대하여 낫 게이트와 노아게이트를 이용하여 cespg신호를 생성하여 출력하는 cespg신호 생성부(14)로 구성된다.As shown in FIG. 2, the control pulse generating circuit using the chip enable buffer turns on or off the MOS transistor according to the input chip enable (ce) to generate a pulse having a predetermined pulse width A signal generator 12 for adjusting a pulse width of a pulse generated from the pulse generator 11 to a desired pulse width and outputting the pulses; A ce signal generation unit 13 for generating chip enable signals cebll and cebr using the NOR gate and the cespg signal generation unit 12 using a sickle gate and a NOR gate for the pulses inputted from the signal generation unit 12, And a cespg signal generator 14 for generating and outputting a signal.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Hereinafter, a conventional technique configured as described above will be described.
제 1도에서, 로우상태의 반전된 칩 인에이블신호(ceb)가 인가되면, 피모스 트랜지스터(PM1)는 턴온되고 엔모스 트랜지스터(NM2)는 턴오프상태가 된다.In FIG. 1, when the inverted chip enable signal ceb of the low state is applied, the PMOS transistor PM1 is turned on and the NMOS transistor NM2 is turned off.
이때 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)의 게이트로 로우신호가 인가되면, 상기 피모스 트랜지스터(PM2)는 턴온되고 엔모스 트랜지스터(NM1)는 턴오프된다.At this time, when a low signal is applied to the gates of the PMOS transistor PM2 and the NMOS transistor NM1, the PMOS transistor PM2 is turned on and the NMOS transistor NM1 is turned off.
상기에서 하이상태의 반전된 칩 인에이블신호(ceb)또는 ai신호가 인가되면 상기의 경우와 반대로 동작한다.If the inverted chip enable signal ceb or the ai signal in the high state is applied, the operation is reversed.
이에따라 상기 피모스 트랜지스터(PM1)(PM2)의 턴온량에 따른 펄스가 발생되어 신호 발생부(2)의 낫 게이트(I1)로 인가된다.Accordingly, a pulse corresponding to the turn-on amount of the PMOS transistor PM2 is generated and applied to the sine gate I1 of the signal generating unit 2.
이에 상기 낫 게이트(I1)는 입력되는 펄스를 반전시켜 다음단의 낫 게이트(I2)로 전달하는데, 상기 낫 게이트(I1)의 출력펄스는 피모스 트랜지스터(PM3)의 게이트에 입력되어 턴온 또는 턴오프시켜 ai신호의 펄스폭을 조절한다.The sine gate I1 inverts the input pulse and transfers it to the next-stage sine gate I2. The output pulse of the sine gate I1 is input to the gate of the PMOS transistor PM3, Off to adjust the pulse width of the ai signal.
상기 낫 게이트(I2)의 출력 펄스는 다시 낫 게이트(I3)를 거쳐 원하는 폭을 갖는 ai신호가 만들어져 출력되고, 이 ai신호는 낫 게이트(I4)를 통해 반전된 신호(aib)로 되어 출력된다.The output pulse of the sine gate I2 again passes through a sickle gate I3 to produce and output an ai signal having a desired width and this ai signal is output as a signal aib inverted through a sine gate I4 .
그리고, 상기 신호 발생부(2)의 출력신호는 지연부(3)의 낫 게이트(I5~I13)를 통해 일정시간 지연되고, 이 지연된 신호는 atdi신호 생성부(4)의 전송게이트(T1)(T2)를 턴온 또는 턴오프시키고 이 전송게이트(T1)(T2)의 동작에 따라 지연부(3)의 낫 게이트(I5)(I6)를 통해 지연된 펄스는 전송게이트(T2)(T1)를 통하고 다시 낫 게이트(I14)를 통해 atdi신호가 생성되어 출력된다.The output signal of the signal generation unit 2 is delayed for a predetermined time through the sine gates I5 to I13 of the delay unit 3. The delayed signal is supplied to the transfer gate T1 of the atdi signal generation unit 4, A pulse delayed through the sine gate I5 (I6) of the delay section 3 according to the operation of the transfer gate T1 (T2) turns on or off the transfer gate T2 (T1) And the atdi signal is generated through the sine gate I14 and output.
그리고, 칩 인에이블 버퍼를 이용한 제어펄스 발생회로에 대하여 제 2도에 의거하여 살펴보면, 펄스 구동부(11)의 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM12)의 게이트는 접지측과 연결되므로 상기 피모스 트랜지스터(PM11)는 항상 턴온상태가 되고, 엔모스 트랜지스터(NM12)는 항상 턴오프상태가 된다.Referring to FIG. 2, the gate of the PMOS transistor PM11 and the NMOS transistor NM12 of the pulse driving unit 11 are connected to the ground side. Therefore, The PMOS transistor PM11 is always turned on and the NMOS transistor NM12 is always turned off.
이때 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM11)의 게이트로 하이 또는 로우상태의 칩 인에이블신호(ce)가 입력되면, 상기 트랜지스터들은 각각 턴오프 또는 턴온되어 소정의 펄스폭을 갖는 펄스를 신호 발생부(12)로 발생시킨다.At this time, when a high or low chip enable signal ce is input to the gates of the PMOS transistor PM12 and the NMOS transistor NM11, the transistors are turned off or turned on to generate a pulse having a predetermined pulse width And is generated by the signal generating unit 12.
그러면 상기 신호 발생부(12)는 낫 게이트(I21)(I22)와 피모스 트랜지스터(PM13)를 통해 펄스폭을 조정하여 원하는 펄스폭을 갖는 신호를 ce신호 생성부(13)와 cespg신호 생성부(14)로 각각 출력시킨다.Then, the signal generator 12 adjusts the pulse width through the sine gate I21 (I22) and the PMOS transistor PM13, and outputs a signal having a desired pulse width to the ce signal generator 13 and the cespg signal generator (14).
따라서 상기 신호 발생부(12)의 출력신호는 낫 게이트(I23)(I24)를 통해 노아게이트(NR1)의 일측으로 입력되고, 상기 낫 게이트(I24)의 출력신호가 다시 낫 게이트(I25~I30)를 순차적으로 통해 일정시간 지연되고 이 지연된 신호가 상기 노아게이트(NR1)의 타측으로 인가된다.The output signal of the signal generator 12 is input to one side of the NOR gate NR1 via the sickle gate I23 and I24 and the output signal of the sickle gate I24 is sent again to the sickle gate I25 to I30 ) Is sequentially delayed by a predetermined time, and the delayed signal is applied to the other side of the NOR gate NR1.
이에따라 노아게이트(NR1)는 그의 입력단으로 통해 입력되는 신호에 대하여 노아링하고, 이 노아링된 신호는 다시 낫 게이트(I31)(I32)를 통해서는 cebl신호를, 낫 게이트(I31)(I33)를 통해서는 cebr신호를 각각 생성하여 출력시킨다.Thus, the Noah gate NR1 is noirring with respect to the signal input to its input terminal, and the Noah ring signal again transmits the cebl signal through the sickle gate I31 (I32), the sickle gate I31 (I33) And outputs a cebr signal.
또한, 신호 발생부(12)의 출력신호는 낫 게이트(I34~I38)를 통해 노아게이트(NR2)의 일측으로 그의 타측으로는 상기 낫 게이트(I34)의 입력신호가 그대로 입력된다.The output signal of the signal generator 12 is input to one side of the NOR gate NR2 via the sickle gates I34 to I38 and the input signal of the sickle gate I34 as it is to the other side thereof.
이에 상기 노아게이트(NR2)가 노아링한 신호를 출력하고, 이 신호는 다시 낫 게이트(I39)(I40)를 통해 cepsg신호를 생성하여 출력시킨다.Then, the Noah gate NR2 outputs a Noah ring signal, which again generates and outputs cepsg signal through the sake gate I39 (I40).
이상에서와 같이 제 1도에서 생성된 atdi신호와 제 2도에서 생성된 cepsg신호는 반도체 메모리의 칩 내부에서 서로 다른 경로를 거쳐 각종 제어펄스를 생성하게된다.As described above, the atdi signal generated in FIG. 1 and the cepsg signal generated in FIG. 2 generate various control pulses through different paths in the chip of the semiconductor memory.
이에따라 atdi에 의한 제어펄스는 cepsg에 의한 제어펄스와는 폭이 다른 신호가 된다.Therefore, the control pulse by atdi is different from the control pulse by cepsg.
그리고, 제 2도에서 생성된 칩 인에이블신호(cebl) 또는 (cebr)는 제 1도의 칩 인에이블 입력단자(cebpad)로 입력되고, 이 입력단자로 인가되는 신호에 따라 서로 다른 펄스가 구동된다.The chip enable signal cebl or (cebr) generated in FIG. 2 is input to the chip enable input terminal cebpad of the first stage, and different pulses are driven according to a signal applied to the input terminal .
그런데, 종래기술에 있어서, 펄스폭이 다른 제어펄스에 영향을 받지않고 안정하게 동작할 수 있는 센스 앰프를 설계한다는 것은 속도 지연이나 노이즈에 대한 취약성을 감수해야 하는 문제점이 있고, 또한 마스크 롬(MASK ROM)의 경우 칩 인에이블 타임(TCE)과 어드레스 액세스 타임(TAA) 조건에서 발생하는 제어펄스가 달라지고 이를 극복하기 위한 설계 마진(MARGIN)확보에 어려움을 겪는 문제점이 있는데, 이는 고밀도 칩 설계시 칩 사이즈가 증가하고 정확한 센싱 타이밍에 대한 변화가 커질때 더욱 어려워지는 문제점이 있다.In the prior art, designing a sense amplifier that can operate stably without being influenced by control pulses having different pulse widths has a problem of being vulnerable to a speed delay or noise, and also has a problem that a mask ROM ROM has a problem that a control pulse generated in a chip enable time (TCE) and an address access time (TAA) condition is different and it is difficult to secure a design margin (MARGIN) for overcoming the control pulse. There is a problem that it becomes more difficult when the chip size increases and the change to the accurate sensing timing increases.
따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 칩 인에이블 타임(TCE)과 어드레스 억세스타임(TAA) 조건에서 항상 일정한 제어펄스를 발생시킬 수 있도록 함으로써 설계시 메모리 반도체의 전체 속도에 대한 예측을 용이하게 하도록 한 단일화된 제어펄스 발생회로를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to solve the above-mentioned problems of the prior art, and it is an object of the present invention to provide a semiconductor memory device capable of always generating a constant control pulse under a chip enable time (TCE) And to provide a unified control pulse generation circuit that facilitates prediction of the speed.
상기 목적을 달성하기 위한 본 발명 어드레스 버퍼를 이용한 단일화된 제어펄스 발생회로는, 제 3도에 도시한 바와같이, 입력되는 반전된 칩 인에이블신호(ceb)와 ai신호에 따라 모스트랜지스터를 턴온 또는 턴오프시켜 소정의 펄스폭을 갖는 펄스를 발생하도록 하는 펄스 구동부(10)와, 상기 펄스 구동부(10)를 통해 발생된 펄스의 펄스폭을 조정하여 원하는 ai신호및 반전된 신호(aib)를 발생하도록 하는 신호 발생부(20)와, 외부로부터 입력되는 칩 인에이블 신호(ceb)와 상기 신호 발생부(20)에서 발생되는 신호를 입력받아 cespg신호를 생성해내는 cespg신호 생성부(50)와, 상기 cespg신호 생성부(50)에서 생성된 신호에 대하여 낫 게이트를 이용하여 일정시간 지연하도록 하는 지연부(30)와, 상기 지연부(30)를 통해 얻어진 신호에 의해 전송게이트를 제어하여 atdi신호를 생성하는 atdi신호 생성부(40)로 구성한다.In order to achieve the above object, the unified control pulse generating circuit using the address buffer according to the present invention is characterized in that, as shown in FIG. 3, the inverted chip enable signal ceb and the ai signal, And generates a desired ai signal and an inverted signal (aib) by adjusting a pulse width of a pulse generated through the pulse driving unit 10. The pulse generating unit 10 generates a pulse having a predetermined pulse width, A cespg signal generating unit 50 for generating a cespg signal by receiving a chip enable signal ceb inputted from the outside and a signal generated from the signal generating unit 20, A delay unit 30 for delaying a signal generated by the cespg signal generator 50 by a predetermined time using a sine gate, and a delay unit 30 for controlling a transfer gate according to a signal obtained through the delay unit 30, signal And an atdi signal generator 40 for generating an atdi signal.
그리고, 칩 인에이블 버퍼를 이용한 단일화된 제어펄스 발생회로는, 제 4도에 도시한 바와같이, 입력되는 칩 인에이블신호(ce)에 따라 모스트랜지스터를 턴온 또는 턴오프시켜 펄스를 발생토록 하는 펄스 구동부(60)와, 상기 펄스 구동부(60)로부터 발생되는 펄스에 대하여 펄스폭을 조정하여 출력하는 신호 발생부(70)와, 상기 신호 발생부(70)로부터 입력된 펄스에 대하여 낫 게이트와 노아게이트를 이용하여 칩 인에이블신호를 생성하는 ce신호 생성부(80)로 구성한다.As shown in FIG. 4, the unified control pulse generating circuit using the chip enable buffer generates a pulse for generating a pulse by turning on or off the MOS transistor according to the input chip enable signal (ce) A signal generator 70 for adjusting the pulse width of pulses generated from the pulse generator 60 and outputting pulses to the pulse generator 60; And a ce signal generator 80 for generating a chip enable signal using a gate.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.The operation and effect of the present invention will be described in detail as follows.
제 3도에서, 외부로부터 반전된 칩 인에이블신호(ceb)와 ai신호가 인가되면, 피모스 트랜지스터(PM1)(PM2)와 엔모스 트랜지스터(NM1)(NM2)가 턴온 또는 턴오프상태가 되어 임의의 펄스를 출력한다.3, when the chip enable signal ceb and the ai signal inverted from the outside are applied, the PMOS transistors PM1 and PM2 and the NMOS transistors NM1 and NM2 are turned on or turned off And outputs an arbitrary pulse.
가령 로우상태의 칩 인에이블신호(ceb)와 ai신호가 각각 입력되면, 피모스 트랜지스터(PM1)(PM2)는 턴온되고 엔모스 트랜지스터(NM1)(NM2)는 턴오프상태가 되어 하이상태의 펄스를 신호 발생부(20)로 제공하고, 하이상태의 칩 인에이블신호(ceb)와 ai신호가 각각 입력되면, 피모스 트랜지스터(PM1)(PM2)는 턴오프되고 엔모스 트랜지스터(NM1)(NM2)는 턴온상태가 되어 로우상태의 펄스를 상기 신호 발생부(20)로 제공한다.The PMOS transistors PM1 and PM2 are turned on and the NMOS transistors NM1 and NM2 are turned off so that the high- The PMOS transistors PM1 and PM2 are turned off and the NMOS transistors NM1 and NM2 are turned off when the chip enable signal ceb and the ai signal of the high state are input respectively to the signal generator 20, Turns on and provides a pulse in the low state to the signal generator 20.
이렇게 펄스 구동부(10)에서 생성된 펄스는 신호 발생부(20)의 낫 게이트(I1)를 통해 반전되고, 이 반전된 신호는 피모스 트랜지스터(PM3)의 게이트로 인가되어 턴온량을 결정한다.The pulse generated in the pulse driving unit 10 is inverted through the sine gate I1 of the signal generating unit 20 and the inverted signal is applied to the gate of the PMOS transistor PM3 to determine the turn on amount.
이 피모스 트랜지스터(PM3)의 턴온량에 따라 펄스폭이 결정되고, 이렇게 결정된 펄스폭을 갖는 펄스는 낫 게이트(I2)(I3)를 순차적으로 통하여 만들어진 ai신호를 출력하고, 이 ai신호는 다시 낫 게이트(I4)를 통해 반전된 신호인 aib신호를 출력한다.The pulse width is determined in accordance with the turn-on amount of the PMOS transistor PM3, and the pulse having the determined pulse width outputs an ai signal sequentially generated through the sickle gates I2 and I3, And outputs an aib signal which is an inverted signal through the sickle gate I4.
상기 낫 게이트(I2)의 출력신호와 ceb신호를 cespg신호 생성부(50)의 노아게이트(NR10)에서 입력받아 노아링하여 만들어진 신호와 상기 ceb신호를 노아게이트(NR20)에서 입력받아 노아링하여 cespg신호를 만들어 지연부(30)로 출력한다.A signal obtained by receiving the output signal of the sine gates I2 and the ceb signal from the NO gate NR10 of the cespg signal generator 50 and the ceb signal are input from the NOR gate NR20, and outputs the cespg signal to the delay unit 30.
이와같이 신호 발생부(20)의 출력신호를 두 개의 노아게이트(NOR10)(NOR20)를 사용하여 cespg를 신호를 발생하는 회로로 대체하여, 외부조건에 영향을 받지 않고 제어펄스를 발생할 수 있도록 한다.In this way, the output signal of the signal generating unit 20 is replaced by a circuit for generating a signal using the two NOR gates NOR10 and NOR20 so that the control pulse can be generated without being affected by external conditions.
상기 cespg신호는 지연부(30)의 낫 게이트(I5~I13)를 통해 일정시간 지연되고, 이 지연된 신호는 전송게이트(T10)(T20)를 턴온 또는 턴오프하도록 한다.The cespg signal is delayed for a predetermined time through the sine gates I5 to I13 of the delay unit 30 and the delayed signal causes the transfer gates T10 and T20 to be turned on or off.
상기 전송게이트(T10)(T20)의 턴온 또는 턴오프 동작에 따라 지연부(30)의 낫 게이트(I5)(I6)를 통해 지연된 펄스는 전송게이트(T20)(T10)를 통하고 다시 낫 게이트(I14)를 통해 atdi신호가 생성하여 출력한다.A pulse delayed through the sickle gate I5 (I6) of the delay section 30 due to the turn-on or turn-off operation of the transfer gate T10 (T20) is transmitted again through the transfer gate T20 (T10) The atdi signal is generated and output via the Idiode I14.
그리고, 칩 인에이블 버퍼를 이용한 단일화된 제어펄스 발생회로에 대하여 제 4도에 의거하여 살펴보면, 펄스 구동부(60)의 피모스 트랜지스터(PM11)와 엔모스 트랜지스터(NM12)의 게이트는 접지측과 연결되므로 상기 피모스 트랜지스터(PM11)는 항상 턴온상태가 되고, 엔모스 트랜지스터(NM12)는 항상 턴오프상태가 된다.4, the gates of the PMOS transistor PM11 and the NMOS transistor NM12 of the pulse driving unit 60 are connected to the ground side of the control pulse generating circuit using the chip enable buffer, The PMOS transistor PM11 is always turned on and the NMOS transistor NM12 is always turned off.
이때 피모스 트랜지스터(PM12)의 게이트로 인가되는 칩 인에이블신호(ce)가 로우상태이면 턴온되고, 하이상태이면 턴오프되고, 엔모스 트랜지스터(NM11)의 게이트로 인가되는 칩 인에이블신호(ce)가 로우상태이면 턴오프되고, 하이상태이면 턴온된다.At this time, when the chip enable signal ce applied to the gate of the PMOS transistor PM12 is low, the chip is turned on. When the chip enable signal CE is high, the chip enable signal ce ) Is in a low state, and is turned on in a high state.
따라서 상기 피모스 트랜지스터(PM12)가 턴온되고, 엔모스 트랜지스터(NM11)가 턴오프되면, 전원단자(VCC)로부터의 고전위 펄스가 신호 발생부(70)로 제공되고, 상기 피모스 트랜지스터(PM12)가 턴온되고 엔모스 트랜지스터(NM11)가 턴온되면, 접지단자(VSS)로부터의 저전위 펄스가 상기 신호 발생부(70)로 제공된다.Accordingly, when the PMOS transistor PM12 is turned on and the NMOS transistor NM11 is turned off, a high potential pulse from the power supply terminal VCC is provided to the signal generating section 70, and the PMOS transistor PM12 Is turned on and the NMOS transistor NM11 is turned on, a low potential pulse from the ground terminal VSS is provided to the signal generating portion 70. [
그러면 상기 신화 발생부(70)의 낫 게이트(I21)에 의해 반전된 신호에 의해 피모스 트랜지스터(PM13)가 턴온 또는 턴오프되어 펄스폭을 조정하여 출력시킨다.Then, the PMOS transistor PM13 is turned on or off by the signal inverted by the sine gate I21 of the myth generator 70 to adjust the pulse width and output it.
상기 신호 발생부(70)의 출력신호는 낫 게이트(I22~I24)를 통해 노아게이트(NR1)의 일측으로 입력되고, 상기 낫 게이트(I24)의 출력신호가 다시 낫 게이트(I25~I30)를 순차적으로 통해 일정시간 지연되고 이 지연된 신호가 상기 노아게이트(NR1)의 타측으로 인가한다.The output signal of the signal generator 70 is input to one side of the NOR gate NR1 via the sickle gates I22 to I24 and the output signal of the sickle gate I24 is sent back to the sake gates I25 to I30 Sequentially delayed by a predetermined time, and the delayed signal is applied to the other side of the NOR gate NR1.
노아게이트(NR1)는 그의 입력단으로 통해 입력되는 신호에 대하여 노아링하고, 이 노아링된 신호는 다시 낫 게이트(I31)(I32)를 통해서는 cebl신호를, 낫 게이트(I31)(I33)를 통해서는 cebr신호를 생성하여 출력한다.The Noah gate NR1 is Noir ring with respect to the signal input to its input terminal, and the Noah ring signal again transmits the cebl signal through the sickle gate I31 (I32), the sine gate I31 (I33) Generates a cebr signal and outputs it.
이상에서와 같이 제 3도에서 두 개의 노아게이트를 사용하여 cespg신호를 발생하도록 하고, 제 4도에서는 cespg신호 생성부를 생략하여 회로를 단순화하였다.As described above, the cespg signal is generated using two Noah gates in FIG. 3, and the circuit is simplified by omitting the cespg signal generator in FIG.
이에따라 제 3도와 제 4도의 회로는 외부조건에 영향을 받지않고 제어펄스를 발생할 수 있도록 한다.Thus, the circuits of FIGS. 3 and 4 allow control pulses to be generated without being affected by external conditions.
즉, 제 3도에서는 cespg신호를 생성하는 cespg신호 생성부(50)를 노아게이트(NOR1)(NOR2)를 이용하여 형성하고, 이렇게 형성된 cespg신호 생성부(50)를 신호 발생부(10)와 지연부(20) 사이에 삽입하도록 하고, 제 4도에서는 cespg신호 생성부를 생략하여 회로를 단순화함으로써 외부조건에 영향을 받지않고 제어펄스를 발생할 수 있도록 한다.3, a cespg signal generating unit 50 for generating a cespg signal is formed by using NOR gates NOR1 and NOR2 and a cespg signal generating unit 50 formed as described above is connected to the signal generating unit 10 In FIG. 4, the cespg signal generator is omitted to simplify the circuit so that control pulses can be generated without being affected by external conditions.
이에따라 고밀도 칩 설계시 사이즈 증가를 막고, 설계시에 메모리 반도체의 전체 속도에 대한 예측을 용이하도록 하여 메모리 반도체의 실행 개선에 응용할 수 있도록 한 효과가 있다.Accordingly, it is possible to prevent an increase in size when designing a high-density chip and to facilitate prediction of the overall speed of the memory semiconductor at the time of designing, thereby making it possible to apply the present invention to improving the performance of a memory semiconductor.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022883A KR100214488B1 (en) | 1996-06-21 | 1996-06-21 | Control pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022883A KR100214488B1 (en) | 1996-06-21 | 1996-06-21 | Control pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980004983A KR980004983A (en) | 1998-03-30 |
| KR100214488B1 true KR100214488B1 (en) | 1999-08-02 |
Family
ID=19462843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960022883A KR100214488B1 (en) | 1996-06-21 | 1996-06-21 | Control pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100214488B1 (en) |
-
1996
- 1996-06-21 KR KR1019960022883A patent/KR100214488B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980004983A (en) | 1998-03-30 |
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