KR100214272B1 - 4dimension modulator for 16bit audio a/d converter - Google Patents

4dimension modulator for 16bit audio a/d converter Download PDF

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Abstract

본 발명은 버터워스 4차 저역통과 함수를 이용하여 선형성과 집적도를 향상시킨 16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기에 관한 것으로, 출력되는 디지탈 신호는 시간지연되어 이미 설정된 궤환계수값 a1에 맞게 디지탈에서 아날로그 값으로 변환되고, 이 변환된 아날로그 값과 입력되는 신호의 차가 k1의 계수값을 갖는 제1적분기에 의해 적분되고, 상기 제1적분기의 출력은 다시 a2로 궤환된 아날로그 값과의 차가 k2의 계수값을 갖는 제2적분기에 의해 적분되고, 상기 제2적분기의 출력과 a3로 궤환된 아날로그 값의 차가 k3의 계수값을 갖는 제3적분기에 의해 적분되며, 상기 제3적분기의 출력과 a4로 궤환된 아날로그 값의 차가 k4의 계수값을 갖는 제4적분기에 의해 적분되고, 상기 제4적분기의 출력을 전압 비교기에 의해 디지탈 신호로 출력하였다.The present invention relates to a fourth-order ΣΔ modulator for 16-bit audio analog-to-digital converters that improves linearity and density by using a Butterworth fourth-order lowpass function. The output digital signal is time-delayed and has already set feedback coefficient. a digital to analog value is converted to a 1 , and the difference between the converted analog value and the input signal is integrated by a first integrator having a coefficient value of k 1 , and the output of the first integrator is fed back to a 2 . the difference between the analog value is integrated by the second integrator having a coefficient k 2, integrating the difference between the analogue values fed back to the output and a third of the second integrator by a third integrator having a coefficient k 3 and the difference between the analogue values fed back to the output and a fourth of the third integrator and integrated by the integrator 4 having a coefficient k 4, di by an output of the integrator in the fourth voltage comparator It was output to the de-signal.

Description

16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기4th-order ∑ △ modulator for 16-bit audio analog-to-digital converters

제1도는 종래의 4차 ∑△ 변조기에 대한 제1블록다이어그램도.1 is a first block diagram of a conventional fourth-order? Modulator.

제2도는 종래의 4차 ∑△ 변조기에 대한 제2블록다이어그램도.2 is a second block diagram of a conventional fourth-order? Modulator.

제3도는 본 발명의 일실시예에 의한 4차 ∑△ 변조기의 블록다이어그램도.3 is a block diagram of a fourth order? Modulator according to an embodiment of the present invention.

제4도는 본 발명에서 제시한 4차 ∑△ 변조기의 각 계수 산출을 위한 흐름도.4 is a flowchart for calculating each coefficient of the fourth order? Modulator proposed in the present invention.

제5도는 제3도에 도시된 4차 ∑△ 변조기의 회로도.5 is a circuit diagram of the fourth order? Modulator shown in FIG.

제6도는 제5도의 각 부분에 대한 클럭 위상도.6 is a clock phase diagram for each portion of FIG.

※ 도면의 주요부분에 대한 부호의 설명※ Explanation of code for main part of drawing

1 : 적분기부 2 : 적분기 계수부1: Integrator 2: Integrator Counter

3 : 전압 비교부 4 : 시간 지연부3: voltage comparison unit 4: time delay unit

5 : 궤환 계수부 및 디지탈-아날로그 변환부5: feedback coefficient unit and digital-analog converter

6 : 신호입력부 7 : 신호출력부6: signal input unit 7: signal output unit

과표본(oversampling) 아날로그-디지탈 변환기와 디지탈-아날로그 변환기에서 사용되는 ∑△ 변조기는 입력신호에 대해서는 저역통과필터(low-pass filter)로 동작하고, 양자화된 잡음(quantized noise)은 고주파수 영역으로 천이되는데 변조기의 차수와 과표본비(oversampling ratio)가 커짐에 따라 입력신호대역(inband)내에서의 잡음은 감소하게 된다. 특히 오디오 신호처리의 경우 신호대 잡음비는 90dB 이상이기 때문에 이를 실현하기 위해 과표본비가 64이고, 변조기의 차수가 4차 이상인 것으로 설계되고 있다.The Σ △ modulator used in oversampling analog-to-digital converters and digital-to-analog converters acts as a low-pass filter on the input signal, and quantized noise transitions into the high-frequency range. As the order of the modulator and the oversampling ratio increase, the noise in the inband decreases. In particular, in the case of audio signal processing, the signal-to-noise ratio is 90 dB or more, so that the oversampling ratio is 64 and the order of the modulator is more than 4th order to realize this.

제1도와 제2도는 Analog Devices사와 Crystal Semiconductor 사의 ∑△ 변조기에 대한 블록 다이어그램을 나타낸 것이다.1 and 2 show block diagrams of ΣΔ modulators from Analog Devices and Crystal Semiconductor.

제1도와 제2도의 ∑△ 변조기는 4차로 구성되어 있고, 최종 적분기의 출력(I4의 출력)을 세번째 적분기의 입력(I3의 입력)으로 궤환(feedback)시켜 변조기를 안정화시켰지만, 선형성이 저하되기 때문에 아날로그 입력신호대역내의 특정한 크기를 갖는 신호가 입력으로 들어올 경우 신호대 잡음비가 감소되며, 적분기내에서 커패시터의 비가 크므로 설계시 많은 칩면적을 필요로 하게 된다는 단점을 갖는다.The Σ △ modulators in FIGS. 1 and 2 are quadratic and stabilize the modulator by feeding back the output of the final integrator (the output of I 4 ) to the input of the third integrator (the input of I 3 ). Because of the deterioration, the signal-to-noise ratio is reduced when a signal having a specific size in the analog input signal band enters the input, and a large chip area is required in the design because the ratio of the capacitor is large in the integrator.

제1도와 제2도에서 발생되는 주요 문제점인 선형성은 아날로그 입력 신호대역내에서 발생하는 영점(Zero)의 위치 때문에 발생한다. 즉, 선형성을 우수하게 유지시키기 위해서는 영점을 '0'인 주파수에 위치시켜야 한다. 이는 벳셀-톰슨(Bessel-Thomson) 또는 버터워스(Butterworth) 함수를 이용하면 해결할 수 있으며, 특히 버터워스 함수를 이용하면 커패시터 비가 작은 ∑△ 변조기를 설계할 수 있게 된다.Linearity, a major problem that occurs in Figures 1 and 2, is due to the location of the zero that occurs within the analog input signal band. In other words, in order to maintain good linearity, the zero point should be placed at a frequency of '0'. This can be solved using the Bessel-Thomson or Butterworth function, and in particular the Butterworth function allows the design of a ΣΔ modulator with a small capacitor ratio.

따라서 본 발명에서는 버터워스 4차 저역통과 함수를 이용하여 선형성과 집적도를 향상시킨 16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기를 제공하는데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a fourth-order ΣΔ modulator for a 16-bit audio analog-to-digital converter that improves linearity and integration by using a Butterworth fourth-order lowpass function.

상기 목적을 달성하기 위하여, 본 발명의 16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기는 출력되는 디지탈 신호는 시간지연되어 이미 설정된 궤환계수값 a1에 맞게 디지탈에서 아날로그 값으로 변환되고, 이 변환된 아날로그 값과 입력되는 신호의 차가 k1의 계수값을 갖는 제1적분기에 의해 적분되고, 상기 제1적분기의 출력은 다시 a2로 궤환된 아날로그 값과의 차가 k2의 계수값을 갖는 제2적분기에 의해 적분되고, 상기 제2적분기의 출력과 a3로 궤환된 아날로그 값의 차가 k3의 계수값을 갖는 제3적분기에 의해 적분되며, 상기 제3적분기의 출력과 a4로 궤환된 아날로그 값의 차가 k4의 계수값을 갖는 제4적분기에 의해 적분되고, 상기 제4적분기의 출력을 전압 비교기에 의해 디지탈 신호로 출력하도록 회로를 구현하였다.In order to achieve the above object, the fourth-order ΣΔ modulator for the 16-bit audio analog-to-digital converter of the present invention is time-delayed and converted from digital to analog values in accordance with the feedback coefficient value a 1 already set, The difference between the converted analog value and the input signal is integrated by a first integrator having a coefficient value of k 1 , and the output of the first integrator again outputs a coefficient value of k 2 that is different from the analog value fed back to a 2 . The difference between the output of the second integrator and the analog value fed back to a 3 is integrated by a third integrator with a coefficient value of k 3 , and the output of the third integrator to a 4 . The circuit is implemented so that the difference of the feedback analog values is integrated by a fourth integrator having a coefficient value of k 4 , and the output of the fourth integrator is output as a digital signal by a voltage comparator.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 일실시예에 의한 4차 ∑△ 변조기의 블록다이어그램도로서, 적분기부(1), 적분기 계수부(2), 전압비교부(3), 시간 지연부(4), 궤환 계수부 및 디지탈-아날로그 변환부(5), 신호 입력부(6), 신호 출력부(7)를 구비한다.3 is a block diagram of a fourth order? Modulator according to an embodiment of the present invention, integrator 1, integrator counter 2, voltage comparator 3, time delay 4, feedback coefficient A negative and digital to analog converter 5, a signal input 6 and a signal output 7 are provided.

상기 적분기부(1)는,The integrator 1 is

상기 적분기 계수부(2)는, k1=0.0625, k2=0.16985, k3=0.375, k4=1 상기 시간 지연부(4)는 d = Z-1상기 궤환계수부 및 디지탈-아날로그 변환부(5)는, a1=0.0625, a2=0.11045, a3=0.2154, a4=0.6564이다. 제3도에서 보는 바와 같이, 출력되는 디지탈 신호(아날로그-디지탈 변환기의 경우) Y는 시간지연(d)되어 이미 설정된 궤환계수값 a1에 맞게 디지탈에서 아날로그 값으로 변환되고, 이 변환된 아날로그 값과 입력되는 신호(X)의 차가 k1의 계수값을 갖는 적분기 I1에 의해 적분된다.The integrator coefficient unit 2 is k 1 = 0.0625, k 2 = 0.16985, k 3 = 0.375, k 4 = 1 The time delay unit 4 is d = Z -1 the feedback coefficient unit and the digital-analog conversion. The part 5 is a 1 = 0.0625, a 2 = 0.11045, a 3 = 0.2154, and a 4 = 0.6564. As shown in FIG. 3, the output digital signal (for an analog-to-digital converter) Y is time delayed (d) and converted from digital to analog values according to the feedback coefficient value a 1 already set, and the converted analog value. The difference between and the input signal X is integrated by an integrator I 1 having a coefficient value of k 1 .

첫번째 적분기(I1)의 출력은 다시 a2로 궤환된 아날로그 값과의 차가 k2의 계수값을 갖는 적분기 I2에 의해 적분되고, 두번째 적분기(I2)의 출력과 a3로 궤환된 아날로그 값의 차가 k3의 계수값을 갖는 적분기 I3에 의해 적분되며, 세번째 적분기 I3의 출력과 a4로 궤환된 아날로그 값의 차가 k4의 계수값을 갖는 적분기 I4에 이해 적분된다. 네 번째 적분기 I4의 출력을 전압 비교기에 의해 디지탈 신호 Y로 출력되므로(변조된 1비트들이 출력됨) 주파수 스펙트럼상 양자화 잡음은 고주파수 영역으로 천이되게 된다.The output of the first integrator I 1 is again integrated by an integrator I 2 whose difference from the analog value fed back to a 2 is a count of k 2 , and the output of the second integrator I 2 and the analog fed back to a 3 . The difference in values is integrated by integrator I 3 with a count of k 3 , and the difference between the output of the third integrator I 3 and the analog value fed back to a 4 is integrated into the integrator I 4 with a count of k 4 . Since the output of the fourth integrator I 4 is output as the digital signal Y by the voltage comparator (modulated 1 bits are output), the quantization noise in the frequency spectrum is shifted to the high frequency region.

이때, Z-영역(domain) 상의 출력함수는At this time, the output function on the Z-domain

가 된다. 여기서, X는 입력신호, Y는 출력신호, Q는 양자화 잡음신호를 나타내고,Becomes X represents an input signal, Y represents an output signal, and Q represents a quantized noise signal.

C1= 4 - a4 C 1 = 4-a 4

C2= 6 + k4a3- 3a4 C 2 = 6 + k 4 a 3 - 3a 4

C3= 4 - k3k4a2+ 2k4a3- 3a4 C 3 = 4 - k 3 k 4 a 2 + 2k 4 a 3 - 3a 4

C4= 1 + k2k3k4a1- k3k4a2+ k4a3- a4 C 4 = 1 + k 2 k 3 k 4 a 1 -k 3 k 4 a 2 + k 4 a 3 -a 4

C5= k1k2k3k4 C 5 = k 1 k 2 k 3 k 4

를 나타낸다. 식(1)에서 S-영역(domain)에 대한 잡음대 출력 전달함수는Indicates. In equation (1), the noise-band output transfer function for the S-domain is

의 형태가 되므로, 영점이 0인 곳에 위치하게 되어 선형성이 우수한 벳셀-톰슨 또는 버터워스의 고역통과 함수형태로 된다. 따라서 제4도에서 나타낸 것처럼 버터워스(또는 벳셀-톰슨) 저역통과 함수를 주파수 스케일링하여 고역통과 함수로 변환시키고, 이를 다시 Z-영역으로 변환시켜 Z-영역 전달함수를 얻은 후에 식(2)로부터 각 계수를 계산하여 적분기 계수부 k1, k2, k3, k4의 값과 궤환계수부 a1, a2, a3, a4의 값을 각각 산출한다.Since it is in the form of, it is located at the zero point, which is a high-pass function of Bessel-Thomson or Butterworth with excellent linearity. Therefore, as shown in Figure 4, the Butterworth (or Bessel-Thompson) lowpass function is scaled to a highpass function by frequency scaling, and then converted into a Z-domain to obtain a Z-domain transfer function. Each coefficient is calculated to calculate the values of the integrator coefficients k 1 , k 2 , k 3 , k 4 and the feedback coefficients a 1 , a 2 , a 3 , a 4 , respectively.

제5도는 제3도의 블록다이어그램과 제4도에서 제시한 계수 설정 방법에 의해 발명된 4차 ∑△ 변조기의 회로를 나타낸 것이다.FIG. 5 shows the circuit of the fourth-order? Modulator invented by the block diagram of FIG. 3 and the coefficient setting method shown in FIG.

제5도에서 적분기부는 완전대칭형 연산증폭기(OA1,OA2,OA3,OA4), 아날로그 스위치, 커패시터들로 구성되어 있다. 아날로그 스위치의 게이트에 가해지는 클럭 ø1, ø1d, ø2, ø2d의 위상은 제6도와 같이 논-오버랩(non-overap) 클럭이고, øreset클럭은 적분기를 리셋시키기 위한 아날로그 스위치이다.In Fig. 5, the integrator is composed of fully symmetric operational amplifiers (OA1, OA2, OA3, OA4), analog switches and capacitors. Phase of the clock applied to the gate of the analog switch ø 1, ø 1d, ø 2 , ø 2d is non as the sixth help-and overlapping (non-overap) clock, ø reset clock is an analog switch for resetting the integrator.

제6도에서 각 클럭이 '하이'일 때 스위치가 온(또는 오프)되고, '로우'일 때 스위치가 오프(또는 온)되는 것으로 하면, 제5도에서 ø1스위치가 온된 후 ø1d스위치가 온될 때, 입력전압(X+또는 X-)과 기준전압(Vref)의 차가 Cs1, Cs2, Cs3, Cs4커패시터에 각각 충전되고, 다음에 스위치 ø2가 온된 후 ø2d스위치가 온될 때, 이 충전된 샘플전압을 연산 증폭기의 입력에 방전시키게 되어 연산증폭기의 입력과 출력에 연결된 커패시터 C1, C2, C3, C4에 누적시키게 되어 제3도에서 처럼 적분기로 동작한다. 이때 적분기의 각 계수값은 제3도와 제5도를 비교해서 볼 때 다음과 같이 커패시터의 비로 결정된다.In FIG. 6, if the switch is turned on (or off) when each clock is 'high' and the switch is turned off (or on) when 'low', the ø 1d switch after the ø 1 switch is turned on in FIG. is turned on when the input voltage (X + or X -) the difference between the reference voltage (Vref) are each charged to a Cs 1, Cs 2, Cs 3 , Cs 4 capacitors, the following after the switch ø 2 ondoen ø 2d switch When on, this charged sample voltage is discharged at the input of the op amp, accumulating on the capacitors C 1 , C 2 , C 3 , and C 4 connected to the input and output of the op amp and operating as an integrator as shown in FIG. . At this time, each coefficient value of the integrator is determined by the ratio of the capacitors as shown in FIG.

제5도에서 최종 적분기의 출력은 전압비교부에 의해 1-비트 데이터군을 시간지연부(또는 래치)에 전송하며, 시간지연된 데이터 øD(1-비트 데이터와 ø1과 AND되는 클럭), /øD(/1-비트 데이터와 ø1과 AND되는 클럭) 및 1-비트 데이터가 출력(Y+, Y-)된다. 이 øD, /øD데이터는 궤환계수부 및 디지탈-아날로그 변환부의 아날로그 스위치의 게이트에 가해져서 궤환 커패시터 Cf1, Cf2, Cf3, Cf4를 스위칭하며, 이때 제3도와 제5도를 비교해서 볼 때 다음과 같은 커패시터의 비가 결정된다.In FIG. 5, the output of the final integrator transmits the 1-bit data group to the time delay unit (or latch) by the voltage comparator, and the time delayed data ø D (clockwise ANDed with 1-bit data and ø 1 ), / ø D (/ 1-bit data and the clock ANDed with ø 1 ) and 1-bit data are output (Y + , Y − ). This ø D , / ø D data is applied to the gates of the analog switches of the feedback coefficient unit and the digital-to-analog converter to switch the feedback capacitors Cf 1 , Cf 2 , Cf 3 , Cf 4 , where In comparison, the ratio of capacitors is determined as follows.

이상에서 설명한 바와 같이, 본 발명에 의한 16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기는 각 계수 산출 방법에 따라 버터워스 고역통과 함수를 이용함으로써 얻어진 계수값이 종래에서 제시한 계수값보다 큰 값이므로 집적도가 향상되며, 버터워스함수를 이용하였기 때문에 선형특성이 우수하므로 SNR도 향상되는 효과가 있다.As described above, the fourth-order ΣΔ modulator for the 16-bit audio analog-to-digital converter according to the present invention has a coefficient value obtained by using a Butterworth highpass function according to each coefficient calculation method than the conventionally presented coefficient value. As the value is large, the degree of integration is improved. Since the Butterworth function is used, the linear characteristic is excellent, so that the SNR is also improved.

본 발명의 상세한 설명에 포함된 실시예는 예시의 목적으로 개시된 것이며, 당업자라면 첨부된 특허청구의 범위를 통해 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 본 발명의 사상과 범위에 속하는 것이다.Embodiments included in the detailed description of the present invention are disclosed for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, additions, etc. through the appended claims, and such modifications, changes, etc. It belongs to the range.

Claims (16)

적분기부와, 적분기 계수부와, 전압 비교부와, 시간 지연부와, 궤환 계수부 및 디지탈-아날로그 변환부와, 신호 입력부와, 신호 출력부를 포함하는 16-비트 오디오 아날로그-디지탈 변환기용 4차 ∑△ 변조기에 있어서, 출력되는 디지탈 신호를 시간 지연시키는 시간 지연부와; 상기 시간 지연된 디지탈 신호를 이미 설정된 궤환 계수값 a1, a2, a3, a4에 맞게 디지탈에서 아날로그 값으로 변환시키는 궤환 계수부 및 디지탈-아날로그 변환부와; 상기 디지탈에서 아날로그 값으로 변환된 아날로그 값과 입력되는 아날로그 신호의 차를 적분하는 적분기부와; 상기 궤환 계수값에 의해 변환된 아날로그 값들과 입력되는 신호의 차를 적분기 계수값 k1, k2, k3, k4에 의해 적분되는 적분기 계수부와; 상기 적분기의 최종 아날로그 출력을 전압 비교하여 디지탈 신호로 출력시키는 전압 비교부와; 상기 전압 비교된 디지탈 신호를 시간 지연시켜 출력시키는 신호 출력부와; 상기 아날로그 입력 신호를 차동 신호로 받아들이는 신호 입력부를 포함하는 것을 특징으로 하는 4차 ∑△ 변조기.4th order for 16-bit audio analog-to-digital converter including an integrator, an integrator counter, a voltage comparator, a time delay, a feedback coefficient and a digital-to-analog converter, a signal input and a signal output A modulator comprising: a time delay unit for time-delaying an output digital signal; A feedback coefficient unit and a digital-analog converter for converting the time-delayed digital signal from digital to analog values in accordance with already set feedback coefficient values a 1 , a 2 , a 3 , a 4 ; An integrator unit for integrating a difference between the analog value converted from the digital to the analog value and the input analog signal; An integrator counting unit for integrating the difference between the analog values converted by the feedback coefficient value and the input signal by the integrator coefficient values k 1 , k 2 , k 3 , and k 4 ; A voltage comparing unit configured to compare the final analog output of the integrator with a voltage and output the digital signal; A signal output unit configured to delay and output the voltage compared digital signal; And a signal input section for receiving the analog input signal as a differential signal. 제1항에 있어서, 각각의 적분기부는 제1적분기, 제2적분기, 제3적분기, 제4적분기로 구성되어 서로 종속 연결되고, 상기 궤환 계수부 및 디지탈-아날로그 변환부와 함께 구성되어 입력 아날로그 신호와 각각 디지탈 출력에서 궤환되는 디지탈-아날로그 변환된 신호의 차로써 저역통과 필터의 특성을 제공하는 4차 ∑△ 변조기.2. The integrated circuit of claim 1, wherein each of the integrators comprises a first integrator, a second integrator, a third integrator, and a fourth integrator, which are connected to each other and configured together with the feedback coefficient unit and the digital-analog converter. And a fourth-order ΣΔ modulator that provides the characteristics of a lowpass filter as the difference between the digital-to-analog converted signals fed back at the digital outputs, respectively. 제1항에 있어서, 전압 비교부에서 발생하는 양자화된 잡음에 대한 출력되는 디지탈 1-비트 데이터군은 고역통과 필터의 특성을 제공하여 양자화 잡음이 고주파수 영역으로 천이되는 것을 특징으로 하는 4차 ∑△ 변조기.4. The fourth order ΣΔ according to claim 1, wherein the output digital 1-bit data group for quantized noise generated by the voltage comparator provides characteristics of a high pass filter so that the quantization noise transitions to a high frequency region. Modulator. 제1항에 있어서, 각각의 적분기 계수부는 각각 2개의 커패시터로 구성되고, 완전 차동형 연산 증폭기를 중심으로 상하 대칭이며, 상하로 동일한 커패시턴스를 갖는 것을 특징으로 하는 4차 ∑△ 변조기.The quaternary ΣΔ modulator according to claim 1, wherein each of the integrator coefficients is composed of two capacitors, each of which is vertically symmetrical around a fully differential operational amplifier and has the same capacitance vertically. 제2항에 있어서, 각각의 적분기는 서로 다른 위상 클럭을 갖는 복수개의 아날로그 스위치와 커패시터 및 완전 차동형 연산 증폭기로 구성되고, 리셋을 하기 위해 상기 완전 차동형 연산 증폭기의 입력과 출력 단자간에 아날로그 스위치를 연결시키는 것을 특징으로 하는 4차 ∑△ 변조기.3. The integrator of claim 2, wherein each integrator comprises a plurality of analog switches, capacitors, and fully differential op amps having different phase clocks, and an analog switch is connected between the input and output terminals of the fully differential op amp for resetting. A fourth order Σ △ modulator, characterized in that 제3항에 있어서, 출력되는 디지탈 1-비트 데이터군은 시간 지연되어 이미 설정된 궤환 계수값 a1에 맞게 디지탈에서 아날로그 값으로 변환되고, 이 변환된 아날로그 값과 입력되는 아날로그 신호의 차가 상기 k1의 계수값을 갖는 제1적분기에 의해 적분되고, 상기 제1적분기의 출력은 다시 a2로 궤환된 아날로그 값과의 차가 k2의 계수값을 갖는 상기 제2적분기에 의해 적분되고, 상기 제2적분기의 출력과 a3로 궤환된 아날로그 값의 차가 k3의 계수값을 갖는 제3적분기에 의해 적분되며, 상기 제3적분기의 출력과 a4로 궤환된 아날로그 값의 차가 k4의 계수값을 갖는 상기 제4적분기에 의해 적분되고, 상기 제4적분기의 출력을 전압 비교기에 의해 디지탈 신호로 출력하는 것을 특징으로 하는 4차 ∑△ 변조기.The digital 1-bit data group to be output is time-delayed and converted from a digital to an analog value in accordance with a previously set feedback coefficient value a 1 , and the difference between the converted analog value and the input analog signal is k 1. Integrated by a first integrator having a coefficient of, the output of the first integrator is integrated by the second integrator having a coefficient of k 2 , the difference from the analog value fed back to a 2 , and the second The difference between the output of the integrator and the analog value fed back to a 3 is integrated by a third integrator with a coefficient value of k 3 , and the difference between the output of the third integrator and the analog value fed back to a 4 is calculated by the coefficient value of k 4 . And the fourth integrator having the fourth integrator and outputting the output of the fourth integrator as a digital signal by a voltage comparator. 제4항에 있어서, 1개의 커패시터는 완전 차동형 연산 증폭기의 입력과 출력에 각각 연결되어 완전 차동형 연산 증폭기를 중심으로 상하 대칭이며 동일한 커패시턴스를 갖는 것을 특징으로 하는 4차 ∑△ 변조기.5. The fourth order ΣΔ modulator according to claim 4, wherein one capacitor is connected to an input and an output of the fully differential operational amplifier, respectively, and is symmetric with respect to the fully differential operational amplifier and has the same capacitance. 제4항에 있어서, 제7항의 커패시터를 제외한 나머지의 커패시터는 복수개의 아날로그 스위치와 함께 구성되고, 제 7 항의 커패시터의 커패시턴스와 제 7 항의 커패시터를 제외한 나머지의 복수개의 아날로그 스위치로 구성된 커패시터의 커패시턴스의 비가 제1항의 k1, k2, k3, k4의 값을 갖는 것을 특징으로 하는 4차 ∑△ 변조기.The capacitor of claim 4, wherein the remaining capacitors other than the capacitor of claim 7 are configured together with the plurality of analog switches, and the capacitance of the capacitors consisting of the capacitance of the capacitor of claim 7 and the plurality of analog switches other than the capacitor of claim 7. A quaternary ΣΔ modulator, wherein the ratio has the values of k 1 , k 2 , k 3 , and k 4 . 제6항에 있어서, 궤환 계수 값 a1, a2, a3, a4를 실현시키기 위해 복수개의 아날로그 스위치와 각각의 커패시터를 1개씩 구비하는 것을 특징으로 하는 4차 ∑△ 변조기.7. The quaternary ΣΔ modulator according to claim 6, characterized in that a plurality of analog switches and one capacitor are provided for realizing feedback coefficient values a 1 , a 2 , a 3 , a 4 . 제6항에 있어서, 적분기 계수값 k1, k2,k3, k4및 궤환 계수값 a1, a2, a3, a4의 산출은 버터워스(또는 벳셀-톰슨) 저역통과 함수를 주파수 스케일링하여 고역통과 함수로 변환시키고, 이를 다시 임의의 샘플링 주파수로 Z-영역으로 변환시켜 Z-영역 전달 함수를 얻은 후에 제1 및 제2식으로부터 각각의 계수를 계산하여 산출하는 것을 특징으로 하는 4차 ∑△ 변조기.7. The method of claim 6 wherein the calculation of the integrator coefficients k 1 , k 2, k 3 , k 4 and the feedback coefficients a 1 , a 2 , a 3 , a 4 yields a Butterworth (or Bessel-Thomson) lowpass function. Frequency scaling to convert to a high-pass function, which is then converted to a Z-domain at an arbitrary sampling frequency to obtain a Z-domain transfer function, and then calculating the respective coefficients from the first and second equations. Fourth order ∑ △ modulator. 제9항에 있어서, 궤환 계수값 a1, a2, a3, a4는 제7항의 커패시터의 커패시턴스와 제9항의 커패시터의 커패시턴스 비로 설정되는 것을 특징으로 하는 4차 ∑△ 변조기.10. The quaternary? Δ modulator according to claim 9, wherein the feedback coefficient values a 1 , a 2 , a 3 , a 4 are set to a capacitance ratio of the capacitor of claim 7 and a capacitance ratio of the capacitor of claim 9. 제9항에 있어서, 각각의 커패시터들의 일측이 제8항의 복수개로 구성된 아날로그 스위치와 함께 구성된 커패시터의 일측과 연결되는 것을 특징으로 하는 4차 ∑△ 변조기.10. The fourth order ΣΔ modulator according to claim 9, wherein one side of each capacitor is connected to one side of a capacitor configured with the plurality of analog switches of claim 8. 제10항에 있어서, 상기 제1식은,The method of claim 10, wherein the first formula is C1= 4 - a4 C 1 = 4-a 4 C2= 6 + k4a3- 3a4 C 2 = 6 + k 4 a 3 - 3a 4 C3= 4 - k3k4a2+ 2k4a3- 3a4 C 3 = 4 - k 3 k 4 a 2 + 2k 4 a 3 - 3a 4 C4= 1 + k2k3k4a1- k3k4a2+ k4a3- a4 C 4 = 1 + k 2 k 3 k 4 a 1 -k 3 k 4 a 2 + k 4 a 3 -a 4 C5= k1k2k3k4 C 5 = k 1 k 2 k 3 k 4 인 것을 특징으로 하는 4차 ∑△ 변조기.The fourth order? △ modulator, characterized in that. 제10항에 있어서, 상기 적분기 계수값은, 상기 K1=0.0625, K2=0.16985, K3=0.375, K4=1인 것을 특징으로 하는 4차 ∑△ 변조기.The quaternary ΣΔ modulator according to claim 10, wherein the integrator coefficient value is K 1 = 0.0625, K 2 = 0.16985, K 3 = 0.375, K 4 = 1. 제10항에 있어서, 상기 궤환 계수값은, a1=0.0625, a2=0.11045, a3=0.2154, a4=0.6564인 것을 특징으로 하는 4차 ∑△ 변조기.11. The fourth order ΣΔ modulator according to claim 10, wherein the feedback coefficient value is a 1 = 0.0625, a 2 = 0.11045, a 3 = 0.2154, a 4 = 0.6564. 제10항에 있어서, 모든 계수값을 산출함에 있어 4차 ∑△ 변조기 이외의 고차 ∑△ 변조기에 적용하여 산출할 수 있는 것을 특징으로 하는 임의의 고차 ∑△ 변조기.11. The arbitrary higher order? Modulator according to claim 10, wherein in calculating all the coefficient values, it is possible to apply to a higher order? Modulator other than the fourth order? Modulator.
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