KR100212264B1

KR100212264B1 - Rom data test circuit

Info

Publication number: KR100212264B1
Application number: KR1019920022069A
Authority: KR
Inventors: 이육중
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-11-23
Filing date: 1992-11-23
Publication date: 1999-08-02
Also published as: KR940012405A

Abstract

ROM데이타 테스트를 위한 회로장치에 있어서, 테스팅 모드시 상기 ROM 출력에 의해 업 또는 다운 카운팅하여 ROM 어드레스 값을 출력하는 업/다운 카운터와, 상기 업/다운 카운터의 출력 어드레스를 받아 ROM의 어드레스를 지정하기 위한 어드레스 디코더와, ROM 출력과 세그먼트 데이타를 받아 테스팅 모드시 ROM 출력을 출력패드에 출력하는 멀티플렉서를 구비한 것을 특징으로 하는 ROM 데이타 테스트 회로에 관한 것.A circuit device for testing ROM data, comprising: an up / down counter for outputting a ROM address value by up or down counting by the ROM output in a testing mode, and specifying an address of a ROM by receiving an output address of the up / down counter A ROM data test circuit comprising: an address decoder for receiving a multiplexer for receiving a ROM output and segment data and outputting a ROM output to an output pad in a testing mode.

Description

Read Only Memory (ROM) Data Test Circuit

제1도는 본 발명의 ROM데이타 테스트 회로 구성도.1 is a block diagram of a ROM data test circuit of the present invention.

제2도는 제1도의 업/다운 카운터의 상세 회로도이다.2 is a detailed circuit diagram of the up / down counter of FIG.

본 발명은 기억장치인 ROM(Read Only Memory)의 데이타 검증을 위한 회로에 관한 것으로 고속으로 다량의 데이타 검증하는데 접합하게 한 ROM 데이타 테스트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for verifying data of a ROM (Read Only Memory), which is a storage device, and to a ROM data test circuit which is bonded to verify a large amount of data at high speed.

기억장치로서 데이타를 영구히 유지하는 ROM은 이를테면 단순기능의 포터블형 전자계산기에 내장되거나 또는 특수용도 목적의 시스템으로서 마이컴등을 포함하는 과학기술용 계산기나 데이타 뱅크를 위해 상기 ROM이 사용된다.The ROM, which holds data permanently as a storage device, is for example embedded in a simple function portable electronic calculator or is used for a scientific calculator or data bank including a microcomputer as a special purpose system.

일단 저장되면 변경할 수 없고 만일 잘못한 한개의 데이타는 호출될 때마다 잘못된 데이타 또는 프로그래밍으로 시스템은 쓸 수 없게 되므로 사전에 데이타 검증을 해야한다.Once stored, it cannot be changed, and if one wrong data is called each time it is called, the data cannot be written by wrong data or programming, so the data must be verified beforehand.

그러나 포터블형 계산기의 경우 ROM 덤프(dump)를 통해 테스팅할 수 없으며, 과학기술용 계산이나 데이타 뱅크와 같이 ROM 데이타가 많은 경우 ROM 테스트는 고정된 ROM 덤프 어드레스 카운트 수단을 사용하여 내부 버스를 통해 출력하도록 하여 테스팅하고 있다.However, portable calculators cannot test via ROM dumps, and when there is a large amount of ROM data, such as scientific calculations or data banks, the ROM test is output via the internal bus using a fixed ROM dump address counting means. I'm testing it.

외부에서 조건신호를 가하여 ROM 덤프를 하도록 하면 ROM 어드레스의 경우 시스템내의 어드레스는 무시되고 ROM 덤프 어드레스 카운터의 출력에 따라 ROM 데이타를 버스에 출력하게 되고 버스에 실린 데이타는 시스템의 출력패드를 통해 출력되어 검증자료로서 활용된다. 그러나 ROM으로부터 얻어진 데이타수가 많을 경우 한개의 어드레스에 대해 이 어드레스가 포함하고 있는 데이타 모두를 출력하기 위해 다수번에 걸친 출력이 되도록 하고 있으며 또한 덤프 어드레스 카운트의 경우 한방향으로만 카운트하도록 하고 있다. 즉 차례대로 하나씩 읽어 데이타에 오류가 없는지 검증하도록 하는 것이다.When the ROM dump is performed by applying a condition signal externally, the address in the system is ignored in the case of the ROM address, and the ROM data is output to the bus according to the output of the ROM dump address counter, and the data on the bus is output through the output pad of the system. It is used as verification data. However, when the number of data obtained from the ROM is large, the number of outputs is output several times in order to output all the data contained in this address for one address, and the dump address count is counted in one direction only. In other words, they are read one by one to verify that there are no errors in the data.

이러한 원리때문에 ROM 덤프시 하드웨어적으로 고정된 모드의 카운터가 필요하게 되며 이로 인해서 내부 ROM의 영역 전체를 모두 사용하지 않는 시스템인 경우 필요없이 공존하게 된 어드레스 영역에 대해서도 테스팅하게 된다는 문제를 야기시킨다. 이러한 문제와 더불어 앞서 언급하였듯이 ROM 출력이 많은 경우 한번에 출력할 수 없는 구조상의 문제때문에 테스팅 시간이 많이 소요되어 생산수율에 문제가 있게 된다.Due to this principle, a ROM fixed dump mode counter is required for the ROM dump, which causes a problem in that even if the system does not use all of the internal ROM areas, it also needs to test for coexisting address areas. In addition to these problems, as mentioned above, when there are many ROM outputs, there is a problem in production yield due to a large amount of testing time due to structural problems that cannot be output at one time.

본 발명은 이러한 문제를 해결하기 위한 것으로 그 목적은 ROM을 갖는 시스템의 ROM 데이타 검증에 있어서 내부 ROM의 빈영역이 있는 경우나 ROM 출력수가 내부 버스의 비트수보다 많은 경우 버스를 거치지 않고 바로 출력 데이타를 얻어 검증하는 것을 포함하여 ROM 데이타 검증하는데 테스팅 시간을 고속으로 한 ROM 데이타 테스트 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and its purpose is to immediately output data without passing through the bus when there is a free area of the internal ROM or when the number of ROM outputs is greater than the number of bits of the internal bus. It is to provide a ROM data test circuit which has a high testing time for verifying ROM data, including obtaining and verifying the data.

본 발명의 목적을 달성하는 회로구성은 ROM 데이타 테스트를 위한 회로장치에 있어서, 테스팅 모드시 상기 ROM 출력에 의해 업 또는 다운 카운팅하여 ROM 어드레스 값을 출력하는 업/다운 카운터와(2), 상기 업/다운 카운터의 출력 어드레스를 받아 ROM의 어드레스를 지정하기 위한 어드레스 디코더와(4), ROM 출력과 세그먼트 데이타를 받아 테스팅 모드시 ROM 출력을 출력패드에 출력하는 멀티플렉서(6)를 구비한 것을 특징으로 한다.The circuit arrangement for achieving the object of the present invention is a circuit device for testing ROM data, which includes an up / down counter for outputting a ROM address value by up or down counting by the ROM output in a testing mode; An address decoder (4) for receiving the output address of the / down counter and specifying a ROM address, and a multiplexer (6) for receiving the ROM output and segment data and outputting the ROM output to the output pad in the testing mode. do.

상기의 구성은 ROM 데이타 테스팅에서 유효하고 테스트 모드가 아닐 때 ROM의 본래 기능의 활용을 위해서 어드레스 디코더에 입력되는 것으로서 시스템 어드레스(SA)를 받도록 멀티플렉서(3)가 포함된다. 이때는 ROM 출력으로서 Testb 제어신호는 이를테면 '1'으로 세팅될 경우 업/다운 카운터의 경우도 fosc 클럭으로 동작되고 ROM 역시 시스템 어드레스를 받는다. 이 때는 세그먼트 데이타가 최종 출력된다.The above configuration includes a multiplexer 3 to receive a system address (SA) as input to an address decoder for utilization of the original functionality of the ROM when valid in ROM data testing and not in test mode. In this case, the Testb control signal as the ROM output is set to '1', for example, the up / down counter is operated by the fosc clock, and the ROM also receives the system address. In this case, the segment data is finally output.

ROM덤프시 testb의 값은 D/U제어신호가 선택되는 시간에 ROM 출력중의 하나를 받으며, 따라서 멀티플렉서(1)에 의해 1명령 주기로 업/다운 카운터하며 이의 출력이 ROM의 어드레스 입력이 되므로 1명령에 하나의 어드레스에 대한 데이타를 출력 세그먼트와 멀티플렉서를 통해 받아볼 수 있다.When the ROM is dumped, the value of testb receives one of the ROM outputs at the time when the D / U control signal is selected. Therefore, the multiplexer 1 counts up / down by 1 instruction cycle and its output becomes the address input of the ROM. Data for a single address in the command is available through the output segment and multiplexer.

제1도의 블록도는 본 발명에서 제공하는 ROM 데이타 테스트 회로로서 시스템내에 일체화되어 자동검증될 수 있도록 사용된다.The block diagram of FIG. 1 is used as a ROM data test circuit provided by the present invention so that it can be integrated and automatically verified in the system.

ROM(5)은 번지수를 갖고 있으므로 그 전단에는 어드레스 디코더(4)가 필요하다.Since the ROM 5 has a street address, an address decoder 4 is required in front of it.

그리고 테스트이외의 경우에는 시스템내에서 ROM을 용도에 맞게 사용하기 위해서 시스템 어드레스(SA)를 상기 어드레스 디코더(4)가 받거나 또는 테스트만을 위한 테스트 어드레스(TA)를 또한 상기 어드레스 디코더(4)가 받기 때문에 이들을 선택하기 위해서 어드레스 디코더(4) 앞단에는 어드레스 선택을 위한 멀티플렉서(3)가 설치된다.In addition to the test, the address decoder 4 receives the system address SA or the test address TA only for the test and the address decoder 4 in order to use the ROM in a system. Therefore, in order to select these, a multiplexer 3 for address selection is provided in front of the address decoder 4.

지금은 테스트 어드레스(TA)에 관한 것이므로 테스트 어드레스(TA)의 발생원으로서 업/다운 카운터(2)가 구비되었음이 도시되어 있다. 이 업/다운 카운터(2)는 제어된 상태에서 번지를 지정하기 위한 카운트 신호를 출력하는데 본 발명의 목적에 따른 적절한 제어신호는 ROM(5)에서 출력되는 업 또는 다운 카운트 방향 제어신호(D/)와, ROM 덤프 직전에 발생하며 D/에 의해 업 또는 카운트를 선택하기 위한 클럭신호(UDSC), 파워 입력시 리셋을 위한 리셋제어신호(POR)와, ROM 덤프시 업/다운 ROM 덤프 어드레스 카운터(2)의 기본클럭인 클럭신호(S₁)와, 테스트 이외의 경우 타이머 발생을 위한 시스템 클럭(fosc)이다.As it relates to the test address TA now, it is shown that the up / down counter 2 is provided as a source of the test address TA. The up / down counter 2 outputs a count signal for designating the address in a controlled state. An appropriate control signal according to the purpose of the present invention is an up or down count direction control signal D / outputted from the ROM 5. ), And just before a ROM dump, Clock signal (UDSC) for selecting up or count by means of reset, reset control signal (POR) for resetting at power input, and clock signal (S) which is a basic clock of up / down ROM dump address counter (2) during ROM dump. ₁ ) and the system clock (fosc) for timer generation in other than a test.

본 발명에서 사용하는 U/D 카운터(2)의 상세 회로 구성은 제2도에 도시된 바와 같다. 연이어 종속 연결된 T플립플롭(21)의 각 출력은 출력 테스트 어드레스(T A₀, TA₁, ......, TA_N)를 구성한다. 도면에는 RDA₀ RDA_N으로 표시되었다.The detailed circuit configuration of the U / D counter 2 used in the present invention is as shown in FIG. Each output of the successively cascaded T flip-flops 21 constitutes output test addresses TA ₀ , TA ₁ ,... TA _N. RDA ₀ RDA _N is indicated.

그리고 플립플롭간 종속연결에 있어서는 앞단의 출력이 업/다운 제어신호와의 XNOR(exclusive-NOR)게이트(22)를 통해 다음단 T플립플롭의 클럭단자(C)에 연결하도록 하여 동일방식으로 계속 연결된다. 따라서 업/다운 선택신호의 값에 따라 XNOR 게이트의 출력이 바뀌게 된다. 즉 업/다운 선택라인의 값이 논리 '1'일 경우에는 전단 플립플롭의 출력이 바로 클럭입력으로 전달되므로 이 때는 다운 카운트로서 동작하고 반대로 업/다운 선택라인의 값이 '0'인 경우에는 전단 플립플롭의 출력에 반대하는 값이 클럭이 되므로 이 경우에는 업 카운트로 동작된다. 그러므로 프로그램 영역으로 사용한 부분에 맞추어 업/다운 선택라인 값을 세팅하여 롬 데이타를 테스트할 수 있게 되는 것이다.In the slave connection between flip-flops, the output of the front end is connected to the clock terminal C of the next T flip-flop through the exclusive-NOR gate 22 with the up / down control signal. Connected. Therefore, the output of the XNOR gate changes according to the value of the up / down selection signal. In other words, if the value of the up / down selection line is logic '1', the output of the front flip-flop is transferred directly to the clock input. In this case, it acts as a down count. In contrast, if the value of the up / down selection line is '0', In this case, the counter counts up to the output of the previous flip-flop. Therefore, the ROM data can be tested by setting the up / down selection line values according to the part used as the program area.

카운터는 클럭신호를 필요로 하는데 S₁신호는 하나의 명령 사이클 시간을 기준으로 하고 이에 맞추어 카운트 변경되며 이 신호는 멀티플렉서(1)를 통해 공급되고 있다. fosc와 S₁중 어느 하나의 신호는 ROM(5)의 출력에서 인가되는 testb신호에 따라 이 멀티플렉서(1)로부터 선택되며, 상기 testb 신호는 테스트 모드에서 S₁신호를 선택하고 한편 상기 어드레스 디코더(4) 전단의 멀티플렉서(3)에 대해서도 입력 데이타 선택제어 신호로서 공급되며 테스트 어드레스(TA)가 어드레스 디코더(3)에 입력되도록 한다.The counter requires a clock signal. The S ₁ signal is counted based on one command cycle time and is supplied through the multiplexer 1. The signal of any one of fosc and S ₁ is selected from this multiplexer 1 according to the testb signal applied at the output of the ROM 5, and the testb signal selects the S ₁ signal in the test mode and the address decoder ( 4) The multiplexer 3 at the front end is also supplied as an input data selection control signal so that the test address TA is input to the address decoder 3.

테스트 모드시에는 S₁신호가 필요하며 노멀동작모드에서는 fosc가 카운터의 기본 클럭으로 사용되게 하여 타이머를 만들어 사용할 때 fosc가 사용된다.In test mode, the S ₁ signal is required. In normal operation mode, fosc is used to create and use a timer by letting fosc be used as the counter's default clock.

상기와 같은 테스트 모드선택에 따라서 ROM(5)은 데이타를 출력하는데, 본 발명은 그 목적을 볼 때 고속 및 다수 데이타의 일괄처리였으므로 이에 대하여 설명한다.In accordance with the test mode selection as described above, the ROM 5 outputs data. However, the present invention is a batch processing of high-speed and multiple data in view of its purpose.

하드웨어에 의해 결정된 ROM의 사용영역 크기내에서 전영역을 사용하지 않고 하이 어드레스(high address) 영역을 사용하지 않았다면 ROM 덤프시 업카운트를 선택하여 사용된 어드레스까지만 테스트할 수 있으므로 사용되지 않는 영역에 대한 테스트 시간이 없어지므로 효율적인 시간사용이 된다. 즉 제1도와 같이 멀티플렉서(3)로부터의 테스트 어드레스는 출력측의 멀티플렉서(7)에 연결되어 출력을 통해서 어드레스를 체크할 수 있다.If you do not use the entire area within the size of the ROM used by the hardware and if you do not use the high address area, you can test up to the used address by selecting up count when ROM dumping. Test time is eliminated, resulting in efficient time usage. That is, as shown in FIG. 1, the test address from the multiplexer 3 is connected to the multiplexer 7 on the output side and the address can be checked through the output.

또한 ROM(5)으로부터 출력되는 데이타를 데이타 버스를 통하지 않고 직접 세그먼트 출력(SD)과 멀티플렉싱되어 멀티플렉서(6)로부터 최종 출력되도록 하고 있다.In addition, the data output from the ROM 5 is multiplexed directly with the segment output SD without passing through the data bus so as to be finally output from the multiplexer 6.

통상은 출력과정에서 인코더(encoder)를 통해 1명령에 4개의 출력만이 선택되어 세그먼트와 멀티 플렉싱되어 최종 출력되도록 하고 있는데 이 이유로 한 어드레스 억세스시 출력되는 ROM 출력이 32개인 경우 8명령이 필요했던 것이다.Normally, only 4 outputs are selected for one command through the encoder during the output process, and multiplexed with the segment so that the final output is made. For this reason, 8 commands are required when 32 ROM outputs are output when one address is accessed. I did.

그러나 본 발명에서는 ROM 출력 32개를 세그먼트 출력에 바로 멀티플렉싱시켜 출력하게 되므로 1명령에 한 어드레스에 대한 데이타를 테스트할 수 있게 된다.However, in the present invention, since 32 ROM outputs are directly multiplexed to the segment output, the data for one address can be tested in one instruction.

내부 ROM이 내장되어 있으면서 ROM 데이타 덤프롤 통해 데이타를 테스트할 때 외부 키(key) 입력 조건에 의해 ROM 덤프를 할 수 있도록 하는 프로그램을 자체내 ROM에 하게 되며, 어드레스 입력을 위한 외부입력은 요구되지 않는다. 외부 키입력 조건하나로 ROM 덤프 동작개시될 수 있고 덤프 어드레스의 경우도 칩내에 구성된 업/다운 카운터에 따라 자체적으로 어드레싱된다. 어드레싱에 따른 ROM 출력의 경우 일반적으로 사용하고 있는 세그먼트 출력패드를 통해 바로 출력되고 있으므로 한 어드레스에 대해 1명령 사이를 시간동안 동시에 출력 데이타를 체크할 수 있다. 이 때 어드레스에 대해서도 세그먼트 패드를 통해서 출력시키면 데이타 체크시 어드레스도 비교될 수 있으므로 보다 편리하게 테스트할 수 있게 된다.When testing data through the ROM data dump roll while the internal ROM is built-in, a program that enables the ROM dump by the external key input condition is executed in the internal ROM. No external input is required for address input. Do not. ROM dump operation can be initiated by an external key input condition, and the dump address is also self addressed according to the up / down counter configured in the chip. In the case of ROM output by addressing, it is output directly through the segment output pad which is generally used. Therefore, the output data can be checked simultaneously for one time for one address. In this case, if the address is also output through the segment pad, the address can be compared when checking data, thereby making it more convenient to test.

본 발명에 의하면, IC제작후 IC에 대한 테스트를 할 때 ROM이 칩 내부에 구성되어 있을 경우 ROM 데이타를 덤프하여 테스트를 하게 되는데 많은 시간이 요구되는 것을 보다 적은 시간에 테스트할 수 있게 하고 내부 ROM에 비해 프로그램영역이 적을 경우 사용되지 않는 어드레스 영역이 하이(high)나 로우(low)영역으로 한정되어 있을 경우 필요없는 영역에 대한 테스트를 하지 않을 수 있으므로 테스트 시간을 줄일 수 있다.According to the present invention, when the IC is tested after fabrication, if the ROM is configured inside the chip, the ROM data is dumped and tested. In contrast, when the program area is small compared to the case where the unused address area is limited to the high or low area, the test time can be reduced because unnecessary areas are not tested.

Claims

A circuit device for testing ROM data, comprising: a counter base clock signal input in a testing mode and a system clock signal for generating a timer other than a tas, and selectively outputting an input signal according to an inversion test mode control signal; 1 multiplexer; The T-Flop flop using the counter base clock and the system clock signal as a clock input, and a plurality of XNOR gates connected to the output of the T-Flip flop, and outputs according to the up / down control signal and reset signal of the ROM. The T-flip flop is made up of different first and second latches, the output of which is different from the output of the first latch, and the output of the second latch is an input of the XNOR gate, and the T-flip flop Is the test address, and the output of the XNOR gate is connected to the input of the next T-flip flop, and the output test address and the system address of the up / down counter are received. A second multiplexer selectively outputting the second multiplexer; In the testing mode, an address decoder for receiving an output address of the up / down counter, which is an output of the second multiplexer, and outputting a signal specifying a ROM address to the ROM, a ROM output, segment data, and a test mode control signal are tested. A ROM data test circuit comprising a third multiplexer for outputting a read ROM output to an output pad.

2. The ROM data test circuit of claim 1, wherein the ROM has a used area and an unused area and the up / down counter is controlled to test only the used area.

The ROM data test circuit according to claim 1, wherein the test address is connected to a multiplexer receiving segment data for outputting the test address.