KR100211837B1 - 디지탈 의사 랜덤 에러 발생기 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 디지탈데이터의 기록, 재생기나 디지탈 대역확산 통신 시스템의 에러정정에 관한 것으로, 특히 에러정정부의 성능을 테스트 하기 위한 에러발생기에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제

종래의 에러발생기 회로는 디지털적으로 특정한 비율을 가진 에러를 발생할 수 없었던 문제점을 해결한다.

다. 발명의 해결방법의 요지

디지탈통신 시스템내 에러정정기의 성능을 테스트하기 위한 특정의 에러비율을 가진 디지탈 의사 랜덤 에러발생기를 제공한다.

라. 발명의 중요한 용도

디지탈 의사 랜덤 에러 발생기.

Description

디지탈 의사 랜덤 에러 발생기{DIGITAL PSEUDO RANDOM ERROR GENERATOR}

본 발명은 디지탈데이터의 기록, 재생기나 디지탈 대역확산 통신 시스템의 에러정정에 관한 것으로, 특히 에러정정부의 성능을 테스트 하기 위한 에러발생기에 관한 것이다.

통상적으로 디지탈 통신시스템에는 데이터의 송/수신 시 발생하는 에러를 검 출하기 위한 에러정정기가 널리 사용되고 있다. 그러므로, 상기 디지탈 통신기기의 안정도를 증가시키기 위해서는 상기 에러정정기의 성능이 아주 우수해야 한다. 따라서, 상기 에러정정기의 성능을 테스트하기 위한 장비의 필요성이 대두되고 있다.

그러므로, 도 1을 통해 종래의 에러발생기를 설명한다. 도1은 종래에 LFSR의 직렬출력 혹은, 병렬출력을 이용하여 디지털 의사 랜덤 시퀸스를 아날로그 레벨로 변환시키는 회로의 블록구성도로서, 도 1a는 전자의 직렬출력을 도 2b는 후자의 병렬출력을 나타내는 블록구성도이다. 그러한 도1a, 도1b는 공통적으로 LFSR(Linear Feedback Shift Register: 이하 난수발생기 이라 칭함)(110)을 가지고 있다. 상기 난수발생기(110)은 디 플립-플롭(D-flip flop)을 n개 직렬연결 하고, 출력측을 입력측으로 다시 피이드백시켜 2ⁿ-1개의 난수를 만들어 내는 회로이다. 그러므로, 상기 난수발생기(110)의 직류출력은 0과 1이 랜덤하게 출력되며 2ⁿ-1의 주기를 가지고 반복한다. 그리고, 난수발생기의 병렬출력은 0∼(2ⁿ-1) 사이의 난수가 발생된다. 그 외 D/A변환기(130) 및 OP앰프(120)를 구비한다.

하지만, 상기와 같은 종래의 방법으로는 디지털적으로 특정한 비율을 가진 에러를 발생할 수 없는 문제점이 있었다.

따라서, 본 발명의 목적은 디지탈통신 시스템내 에러정정기의 성능을 테스트하기 위한 특정의 에러비율을 가진 디지탈 의사 랜덤 에러발생기를 제공함에 있다.

상술한 바와 같은 본 발명은 디지탈통신 시스템내의 에러정정기 성능을 테스트하기 위한 디지탈 의사 랜덤 에러발생기에 있어서, 내부에 디 플립-플롭을 n개 직렬연결 하고, 출력측을 입력측으로 다시 피이드백시켜 2ⁿ-1개의 주기를 가진 난수를 발생하는 난수발생기와, 비트당 에러 발생율을 조절하기 위한 기준 레벨 난수값을 일정하게 발생하는 비.이.알 조절기와, 상기 난수발생기로부터 출력되는 난수와 상기 비.이.알 조절기로부터 출력되는 일정수의 기준 레벨 난수값과 비교하여 상기 레벨 난수값 이하의 난수가 입력될 시 일정비의 에러율을 가지는 디지탈 의사 랜덤 에러를 발생하는 비교기로 구성됨을 특징으로 한다.

도 1a,도 1b는 종래에 LFSR의 직렬출력 혹은, 병렬출력을 이용하여 디지털 의사 랜덤 시퀸스를 아날로그 레벨로 변환시키는 회로의 블록구성도이다.

도 2는 본 발명의 실시예에 따른 디지탈 의사 랜덤 에러 발생기의 블록구성도이다.

도 3은 본발명에 적용되는 도 2의 난수발생기회로의 상세 회로도이다.

도 4는 본 발명에 실시예에 따른 디지탈 의사 랜덤 에러발생기의 내부 타이밍도.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 2는 본 발명의 실시예에 따른 디지탈 의사 랜덤 에러발생기의 블록구성도이다. 도 2를 참조하면, 난수발생기(200)는 디 플립-플롭(D-flip flop)을 n개 직렬연결하고, 출력측을 입력측으로 다시 피이드백시켜 2ⁿ-1개의 난수를 만들어 후단의 비교기(220)로 출력하는 회로이다. BER조절기(210)는 항시 일정한 값을 출력하여 후단의 비교기(220)에 출력한다. 비교기(220)는 상기 난수발생기(200)로부터 출력 되는 난수와 상기 BER조절기(210)로부터 출력되는 일정수의 값을 비교하여 일정비율의 에러율을 가지는 디지탈 의사 랜덤 에러를 발생한다.

도 3은 본 발명에 적용되는 도 2의 난수발생기회로의 상세회로도로서, 도 3에 표기한 난수발생기는 디-플립플롭(300) 6개를 사용하여 구성한 것으로 (2⁶)-1개의 난수를 랜덤하게 발생한다. 즉, 십진수 63을 제외한 0∼62까지의 십진수가 랜덤하게 발생되며, 이것은 A0∼A5까지 출력을 토대로 하여 A0를 최하위비트(LSB) A5를 최상위비트(MSB)로 한다.

이하 도 2, 도 3의 블록구성도를 참조하여 도 4의 타이밍도를 통해 본 발명의 동작을 상세히 설명한다.

먼저 도 4를 참조하면, 메인클럭(CLOCK)이 난수발생기(200)에 공급될 시 내부에 디-플립플롭이 동작하여 S1과 같은 난수를 발생하여 후단의 비교기(220)에 출력한다. 그리고, BER조절기(220)는 항상 일정한 수 즉, S210을 발생하여 후단의 비교기(220)에 출력한다. 이때, 상기 난수발생기(200)의 출력과 상기 BER조절기(220)의 출력을 입력받아 비교하고, S3와 같은 랜덤한 에러율을 가지는 에러를 발생하여 후단의 E-NOR게이트(230)의 첫 번째 입력으로 인가한다. 그리고, 입력되는 데이터신호는 상기 E-NOR게이트(230)의 두 번째 입력으로 인가된다. 이때, 상기 E-NOR게이트(230)는 상기 두 개의 입력을 통해 입력된 신호를 논리게이팅하여 최종 S5와 같은 펄스를 출력한다. 상기 S1의 타이밍은 2ⁿ-1개의 주기를 가지며 반복하는데, 본 타이밍도는 n=6일 시를 예를들어 표기하였으므로, 63개의 주기를 가지고 0∼62까지의 값이 각각 한번 씩 발생된다. 그리고, 상기 S2는 에러발생율을 조정하는 것으로 일정 수 10을 일정하게 발생된다. 마지막으로, 상기 S3은 일정 비로 랜덤하게 발생되는 에러로서 상기 S1,S2를 인가 받아 서로 비교하여 S1＜S2인 값이 입력될 시 하이(1)로서 펄스를 출력한다. 결국 S1의 입력이 0∼9까지의 일 시 하이(1)로서 펄스를 출력하며, BER이 10／63 된다. 그러므로, 데이터의 파형인 S4와 상기 S3가 E-NOR게이트(230)에 의해 논리게이팅되어 일정 율의 에러가 섞인 S5와 같은 출력데이타를 발생한다.

상술한 바와 같은 본 발명은 디지탈통신 시스템내 에러정정기의 성능을 테스트하기 위한 특정의 에러비율을 가진 디지탈 의사 랜덤 에러발생기를 제공함으로서, 에러정정기의 성능을 향상시킬 수 있으며, 보다 신뢰성 있는 하드웨어를 제공할 수 있는 잇점이 있다.

Claims (1)

1. 디지탈통신 시스템내 에러정정기의 성능을 테스트하기 위한 디지탈 의사 랜덤 에러발생기에 있어서,

   내부에 디 플립-플롭을 n개를 직렬연결하고, 출력측을 입력측으로 다시 피이드백시켜 2ⁿ-1개의 주기를 가진 난수를 발생하는 난수발생기와,

   비트당 에러 발생율을 조절하기 위한 기준 레벨 난수값을 일정하게 발생하는 비.이.알 조절기와,

   상기 난수발생기로부터 출력되는 난수와 상기 비.이.알 조절기로부터 출력되는 일정수의 기준 레벨 난수값을 비교하여 상기 레벨 난수값 이하의 난수가 입력될 시 특정 에러율을 가지는 디지탈 의사 랜덤 에러를 발생하는 비교기로 구성됨을 특징으로 하는 디지탈 의사 랜덤 에러발생기.