KR100210385B1 - 트렐리스 디코더 - Google Patents

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Abstract

본 발명은 NTSC 제거 필터로부터 입력된 15-레벨의 NTSC 출력을 복호화하는 트렐리스 디코더에 관한 것으로, 상기 NTSC 출력을 입력받아 상태(S0, S1, S2, S3) 및 입력 비트(X1)를 이용하여 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)를 각각 계산하여 출력하는 16개의 브랜치 매트릭스 계산부(100)와; 상기 각 브랜치 매트릭스 계산부(100)에서 출력된 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)와 4가지의 경로 매트릭스(PM1, PM2, PM3, PM4)를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트(X1)와 이전 상태(S3', S2', S1', S0')의 S0'를 출력하는 16개의 가산 비교 선택부(200); 상기 각 가산 비교 선택부(200)에서 출력된 경로 매트릭스를 입력받아 다음 단계에서 상기 각 가산 비교 선택부(200)마다 4개의 경로 매트릭스(PM1, PM2, PM3, PM4)를 입력하는 경로 매트릭스 네트워크(300) 및; 상기 각 가산 비교 선택부(200)에서 각각 출력된 판정 벡터(16개의 X1tS0't)와 임의 상태(S3tS2tS1tS0t)를 이용하여 디코딩 깊이(D) 만큼 트레이스백을 진행하여 디코딩된 비트(X1t-2DX0t-2D)를 출력하는 생존 메모리부(400)를 포함하여 구성되어, GA-HDTV 전송 시스템에서 12심볼 인터리빙된 다음 트렐리스 부호화되어 전송된 데이터가 NTSC 제거 필터를 통해 입력된 15-레벨 심볼을 트렐리스 복호화할 수 있는 것이다.

Description

트렐리스 디코더
제1도는 GA-HDTV VSB 디지털 전송 시스템의 트렐리스 엔코더의 블록도.
제2도는 GA-HDTV VSB 디지털 수신 시스템의 트렐리스 디코더의 블록도.
제3도는 본 발명에 따른 부분 응답 트렐리스 디코더의 블록도.
제4도는 본 발명에 따른 브랜치 매트릭스 계산부의 1실시예의 블록도.
제5도는 본 발명에 따른 가산 비교 선택부의 1실시예의 블록도.
제6도는 본 발명에 따른 생존 메모리부의 1실시예의 블록도로서,
제6(a)도는 생존 메모리부의 전체 블록도이고,
제6(b)도는 첫 번째 프로세싱 엘리먼트로부터 (D-1)번째의 프로세싱 엘리먼트의 블록도이며,
제6(c)도는 마지막(D번째) 엘리먼트의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 브랜치 매트릭스 계산부 120 : 제1배타 논리합 게이트
122 : 제1레벨 시프터 124 : 제2레벨 시프터
126 : 제3레벨 시프터 128 : 제4레벨 시프터
130 : 제1덧셈기 132 : 제2배타 논리합 게이트
134 : 제5레벨 시프터 136 : 제2덧셈기
138 : 제3덧셈기 140 : 제1절대값 연산기
150 : 제2브랜치 매트릭스 계산부 152 : 제4덧셈기
154 : 제5덧셈기 156 : 제2절대값 연산기
160 : 제3브랜치 매트릭스 계산부 162 : 제6덧셈기
164 : 제7덧셈기 166 : 제3절대값 연산기
170 : 제4브랜치 매트릭스 계산부 172 : 제8덧셈기
174 : 제9덧셈기 176 : 제4절대값 연산기
200 : 가산 비교 선택부 210 : 제1덧셈기
212 : 제2덧셈기 214 : 제3덧셈기
216 : 제3덧셈기 220 : 제1비교 선택부
222 : 제2비교 선택부 224 : 제3비교 선택부
226 : 다중화기 230 : 지연부
250 : 오버플로우 제어부 252 : 제어부
254 : 인버터 256 : 다중화기
300 : 경로 매트릭스 네트워크 400 : 생존 메모리부
400-1400-D : 프로세싱 엘리먼트 410 : 제1지연부
430 : 제2지연부 450 : 이전상태 계산부
452 : 레지스터 454 : 다중화기
456 : 제1배타 논리합 게이트 458 : 제2배타 논리합 게이트
470 : 제3지연부 490 : 출력비트선택부
492 : 레지스터 494 : 다중화기
본 발명은 트렐리스 디코더(Trellis decoder)에 관한 것으로, 좀 더 자세하게는 격자 부호 변조(Trellis Coded Modulation : TCM)방식으로 부호화된 디지털 데이터를 비터비 알고리듬(viterbi algorithm)을 이용하여 복호화하는 트렐리스 디코더에 관한 것이다.
GA(Grand Alliance)에서 제안한 차세대 미국형 디지털 HDTV 시스템에서는 표준 전송 방식으로 8-레벨 잔류 측대파(vertigial sideband : VSB)변조를 이용한 전송 방식을 제안하였다.
이러한 8-레벨 VSB 변조 방식에서는 내부 부호화기로 트렐리스 엔코더를 사용하며, 상기 트렐리스 엔코더는 R=2/3의 부호를 사용하여 8-레벨의 1차원 신호군을 출력한다.
즉, 제1도는 GA-HDTV VSB 디지털 전송 시스템의 트렐리스 엔코더의 블록도로서, 트렐리스 엔코더는, 프리코더(pre-coder)(10)와, 길쌈 부호기(convolutional encoder)(20) 및, 8-레벨 심볼 매퍼(symbol mapper)(30)를 포함하여 구성되어 있다.
그리고, 상기 프리코더(10)는 배타 논리합 게이트(12)와 D-플립플롭(14)으로 구성되며, 상기 길쌈 부호기(20)는 한 개의 배타 논리합 게이트(22)와 두 개의 D-플립플롭(24, 26)으로 구성되어 있다.
상기와 같이 구성된 트렐리스 엔코더에 있어서, 상기 프리코더(10)의 배타 논리합 게이트(12)는 입력 비트(X1)를 D-플립플롭(14)를 통해 지연되어 입력된 값과 배타 논리합(XOR)하여 Z2를 출력한다.
상기 D-플립플롭(14)는 상기 배타 논리합 게이트(12)에서 출력된 Z2를 지연시켜 상기 배타 논리합 게이트(12)로 다시 입력한다.
그리고, 입력 비트(X0)는 Z1으로 출력되는 한편, 상기 길쌈 부호기(20)는 상기 입력 비트(X0)를 길쌈 부호화하여 Z0를 출력한다.
즉, 상기 길쌈 부호기(20)의 배타 논리합 게이트(22)는 상기 입력 비트(X0)와 D-플립플롭(26)를 통해 지연되어 입력된 값을 배타 논리합하여 D-플립플롭(24)으로 출력하고, D-플립플롭(24)는 상기 배타 논리합 게이트(22)에서 출력된 값을 지연시켜 Z0를 출력한다.
상기 D-플립플롭(26)은 상기 D-플립플롭(24)에서 출력된 Z0를 지연시켜 상기 배타 논리합 게이트(22)로 다시 입력한다.
그리고, 상기 심볼 매퍼(30)는 상기 프리코더(10) 및 길쌈 부호기(20)에서 출력된 값(Z2,Z1,Z0)을 입력받아 하기 테이블 1.에 따라 8-레벨의 심볼(R)로 변환시켜 출력한다.
상기와 같이 채널 부호화된 심볼은 8-레벨 VSB 변조 방식으로 변조되어 전송된다.
한편, 상기와 같이 전송된 심볼을 수신하여 원래의 데이터로 복원하는 트렐리스 디코더는 NTSC 제거 필터(NTSC Regection Filter)의 사용 유무에 따라 복호화하는 상태의 수가 달라지므로 두 개의 경로가 필요하다.
즉, GA-HDTV VSB 디지털 수신 시스템의 트렐리스 디코더는 제2도에 도시된 바와 같이, 8-레벨의 수신 심볼을 비터비 알고리듬을 사용하여 복호화하는 최적 트렐리스 디코더(Optimal Trellis Decoder)(40)와; 상기 8-레벨의 수신 심볼을 15-레벨의 심볼로 변환시켜 출력하는 NTSC 제거 필터(NTSC Rejection Filter)(50); 상기 15-레벨 심볼을 비터비 알고리듬을 사용하여 복호화하는 부분 응답 트렐리스 디코더(Partial Response Trellis Decoder)(60) 및; 상기 최적 트렐리스 디코더(40)에서 복호화된 데이터 또는 상기 부분 응답 트렐리스 디코더(60)에서 복호화된 데이터를 선택적으로 출력하는 선택부(70)로 구성되어 있다.
상기 NTSC 리젝션 필터(50)는 심볼 레지스터(52)와 감산기(54)로 이루어져 있다.
상기와 같이 구성된 트렐리스 디코더에 있어서, 상기 최적 트렐리스 디코더(40)는 수신된 8-레벨의 심볼을 비터비 알고리듬을 사용하여 복호화함에 따라 상태(state)수가 증가되지 않는다.
반면에 상기 NTSC 제거 필터(50)에서는 15-레벨의 심볼이 출력되므로, 상태 수가 16으로 증가하게 된다.
즉, 상기 NTSC 제거 필터(50)의 레지스터(52)는 8-레벨의 수신 심볼을 지연시켜 이전 심볼을 감산기(54)로 입력하고, 상기 감산기(54)는 8-레벨의 수신 심볼과 상기 레지스터(52)에서 지연되어 입력된 이전 심볼을 감산하여 15-레벨의 심볼을 출력한다.
따라서, 상기 NTSC 제거 필터(50)는 -7, -5, -3, -1, +1, +3, +5, +7의 8-레벨 심볼을 -14, -12, -10, -8, -6, -4, -2, 0, +2, +4, +6, +8, +10, +12, +14의 15-레벨 심볼로 변환시켜 출력하는 것이다.
상기와 같이 NTSC 제거 필터(50)가 8-레벨 심볼을 15-레벨의 심볼로 변환시키면 상태 수가 16으로 증가하므로, 상기 15-레벨 심볼을 입력받아 복호화하는 부분 응답 트렐리스 디코더(60)는 기존의 트렐리스 디코더와는 다른 구조로 이루어져야만 한다.
이에, 본 발명은 상기와 같이 NTSC 제거 필터을 통해 입력된 15-레벨의 심볼을 복호화하는 트렐리스 디코더를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 트렐리스 디코더는, NTSC 제거 필터를 통해 입력된 15-레벨 심볼을 복호화하는 트렐리스 디코더에 있어서, 상기 NTSC 제거 필터를 통해 입력된 15-레벨의 NTSC 출력을 입력받아 상태 및 입력 비트를 이용하여 4가지의 브랜치 매트릭스를 각각 계산하여 출력하는 16개의 브랜치 매트릭스 계산부와; 상기 각 브랜치 매트릭스 계산부에서 출력된 4가지의 브랜치 매트릭스와 4가지의 경로 매트릭스를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트와 이전 상태의 최하위 비트를 출력하는 16개의 가산 비교 선택부; 상기 각 가산 비교 선택부에서 출력된 경로 매트릭스를 입력받아 다음 단계에서 상기 각 가산 비교 선택부마다 4개의 경로 매트릭스를 입력하는 경로 매트릭스 네트워크 및; 디코딩 깊이 만큼의 프로세싱 엘리먼트가 직렬로 연결되어, 상기 각 가산 비교 선택부에서 각각 출력된 판정 벡터와 임의 상태를 이용하여 디코딩 깊이 만큼 트레이스백을 진행하여 디코딩된 비트를 출력하는 생존 메모리부를 포함하여 구성된 것을 특징으로 한다.
따라서, GA-HDTV 전송 시스템에서 12심볼 인터리빙된 다음 트렐리스 부호화되어 전송된 데이터가 NTSC 제거 필터를 통해 입력된 15-레벨 심볼을 트렐리스 복호화할 수 있는 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
본 발명의 트렐리스 디코더의 이해를 돕기 위한 부분 응답 채널용 16 상태 테이블은 하기 테이블2. 테이블 3. 와 같다.
하기 테이블 2.에서 이전 상태(S3' S2' S1' S0')와 다음 상태(S3 S2 S1 S0)의 S3와 S3'는 제1도에서 프리코더(10)의 D-플립플롭(14) 상태이고, S2와 S2'는 제1도에서 길쌈 부호기(20)의 D-플립플롭(26)의 상태이며, S1와 S1'는 제1도에서 길쌈 부호기(20)의 D-플립플롭(24)의 상태이며, S0와 S0'는 제2도에서 NTSC 제거 필터(50)의 레지스터(52)의 가운데 비트의 상태이다.
그리고, 이전 출력(Z2' Z1' Z0')과 출력(Z2 Z1 Z0)은 상기 제1도에서 심볼 매퍼(30)로 입력되는 값으로, (Z2' Z1' Z0')는 이전 출력이고, (Z2 Z1 Z0)는 현재 출력이다.
그리고, 입력(X1 X0)는 상기 제1도의 트렐리스 엔코더로 입력되는 입력비트이다.
그리고, 채널 심볼은 상기 제2도에서 NTSC 제거 필터(50)의 출력값이고, 복호 심볼은 상기 제2도에서 부분 응답 트렐리스 디코더(60)에서 출력되는 값이다.
본 발명에 따른 트렐리스 디코더는 상기 테이블2. 테이블3. 의 특성에 따라 구현되었다.
상기와 같이 테이블2. 테이블3. 의 특성에 따라 구현된 본 발명에 따른 트렐리스 디코더는 제3도에 도시된 바와 같이, 브렌치 매트릭스 계산부(100)와, 가산 비교 선택부(200), 경로 매트릭스 네트워크(300) 및, 생존 메모리부(400)로 구성되어 있다.
그리고, 제3도에 도시되지는 않았으나, 상기 브랜치 매트릭스 계산부(100)와 가산 비교 선택부(200)는 각 상태(state)마다 한 개씩 필요하므로, 상기 브랜치 매트릭스 계산부(100)와 가산 비교 선택부(200)는 각각 16개로 구성되어 있다.
상기 16개의 브랜치 매트릭스 계산부(100)는 제2도에 도시된 NTSC 제거 필터(50)로부터 입력된 15-레벨의 NTSC 출력을 입력받아 상태(S0, S1, S2, S3) 및 입력 비트(X1)를 이용하여 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)를 각각 계산하여 출력하도록 되어 있다.
상기와 같은 각 브랜치 매트릭스 계산부(100)의 1실시예는 제4도에 도시된 바와 같이, 2개의 배타 논리합 게이트(120, 132)와, 5개의 레벨 시프터(122, 124, 126, 128, 134), 3개의 덧셈기(130, 136, 138), 1개의 절대값 연산기(140), 제2브랜치 매트릭스 계산부(150), 제3브랜치 매트릭스 계산부(160) 및 제4브랜치 매트릭스 계산부(170)를 포함하여 구성되어 있다.
그리고, 상기 제2브랜치 매트릭스 계산부(150)는 2개의 덧셈기(152, 154)와 1개의 절대값 연산기(156)으로 이루어져 있고, 제3브랜치 매트릭스 계산부(160)는 2개의 덧셈기(162, 164)와 1개의 절대값 연산기(166)으로 이루어져 있으며, 제4브랜치 매트릭스 계산부(170)는 2개의 덧셈기(172, 174)와 1개의 절대값 연산기(176)으로 이루어져 있다.
상기 제1배타 논리합 게이트(120)는 상태(S3 S2 S1 S0)의 S0값과 S1값을 배타 논리합(X0R)하여 출력하고, 제1레벨 시프터(122)는 상기 제1배타 논리합 게이트(120)에서 출력된 값과 왼쪽으로 '1'비트 시프트 시켜 출력하도록 되어 있다.
상기 제2레벨 시프터(124)는 상태(S3 S2 S1 S0)의 S0값을 오른쪽으로 '2'비트 시프트시켜 출력하고, 제3레벨 시프터(126)는 상기 S2값을 오른쪽으로 '1'비트 시프트시켜 출력하며, 상기 제4레벨 시프터(128)는 상기 S3값을 오른쪽으로 '3'비트 시프트시켜 출력하고, 제1덧셈기(130)는 상기 제2내지 제4레벨 시프터(124, 126, 128)에서 출력된 값을 더하여 출력하도록 되어 있다.
상기 제2배타 논리합 게이트(132)는 상기 상태(S3 S2 S1 S0)의 S3값과 입력 비트(X1)을 배타 논리합(XOR)하여 출력하고, 제5레벨 시프터(134)는 상기 제2배타 논리합 게이트(132)에서 출력된 값을 왼쪽으로 '3'비트 시프트시켜 출력하도록 되어 있다.
상기 제2덧셈기(136)는 상기 제1레벨 시프터(122)와 제1덧셈기(130) 및 제5레벨 시프터(134)에서 출력된 값을 더하여 출력하고, 제3덧셈기(138)는 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하며, 제1절대값 연산기(140)는 상기 제3덧셈기(138)에서 출력된 값을 절대값 연산하여 제1브랜치 매트릭스(BM1)로 출력하도록 되어 있다.
상기 제2브랜치 매트릭스(150)의 제4덧셈기(154)는 상기 제2덧셈기(136)에서 출력된 값과 4를 더하여 출력하고, 상기 제5덧셈기(154)는 상기 제4덧셈기(152)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하며, 제2절대값 연신기(156)는 상기 제5덧셈기(154)에서 출력된 값을 절대값 연산하여 제2브랜치 매트릭스(BM2)로 출력하도록 되어 있다.
상기 제3브랜치 매트릭스 계산부(160)의 제6덧셈기(162)는 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 출력하고, 제7덧셈기(164)는 상기 제6덧셈기(162)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하며, 제3절대값 연산기(166)는 상기 제7덧셈기(164)에서 출력된 값을 절대값 연산하여 제3브랜치 매트릭스(BM3)로 출력하도록 되어있다.
상기 제4브랜치 매트릭스 계산부(170)의 제8덧셈기(172)는 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 출력하고, 상기 제9덧셈기(174)는 상기 제8덧셈기(172)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하며, 상기 제4절대값 연산기(176)는 상기 제9덧셈기(174)에서 출력된 값을 절대값 연산하여 제4브랜치 매트릭스(BM4)로 출력하도록 되어있다.
그리고, 상기 각 가산 비교 선택부(200)는 상기 각 브랜치 매트릭스 계산부(100)에서 출력된 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)와 상기 경로 매트릭스 네트워크(300)에서 입력된 4가지의 경로 매트릭스(PM1, PM2, PM3, PM4)를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 상기 경로 매트릭스 네트워크(300)로 다시 입력하도록 되어있다.
또한, 선택된 경로 매트릭스에 대한 입력 비트(X1)와 이전 상태(S3' S2' S1' S0')의 S0'를 생존 메모리부(400)로 입력하도록 되어 있다.
그리고, 상기 경로 매트릭스 네트워크(300)는 16-상태에 해당하는 16개의 가산 비교 선택부(200)로부터 경로 매트릭스를 각각 입력받아 다음 단계(step)에서 상기 각 가산 비교 선택부(200)마다 4개의 경로 매트릭스(PM1, PM2, PM3, PM4)를 입력하도록 되어 있다.
상기와 같은 비교 선택 가산부(200)의 1실시예는 제5도에 도시된 바와 같이, 4개의 덧셈기(210, 212, 214, 216)와, 3개의 비교 선택부(220, 222, 224), 다중화기(226), 지연부(230) 및, 오버플로우 제어부(250)를 포함하여 구성되어 있다.
상기 지연부(230)는 디인터리빙(deinterleaving)을 위해 12심볼 지연시키는 12개의 레지스터(231242)를 포함하여 구성되어 있고, 상기 오버플로우 제어부(250)는 제어부(252)와, 인버터(254), 다중화기(256)로 이루어져 있다.
제1덧셈기(210)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제1브랜치 매트릭스(BM1)와 상기 경로 매트릭스 네트워크(300)에서 입력된 제1경로 매트릭스(PM1)를 가산하여 출력하고, 제2덧셈기(212)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제2브랜치 매트릭스(BM2)와 상기 경로 매트릭스 네트워크(300)에서 입력된 경로 매트릭스(PM2)를 가산하여 출력하며, 제3덧셈기(214)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제3브랜치 매트릭스(BM3)와 상기 경로 매트릭스 네트워크(300)에서 입력된 제3경로 매트릭스(PM3)를 가산하여 출력하고, 제4덧셈기(216)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제4브랜치 매트릭스(BM4)와 상기 경로 매트릭스 네트워크(300)에서 입력된 제4경로 매트릭스(PM4)를 가산하여 출력하도록 되어 있다.
제1비교 선택부(220)는 상기 제1덧셈기(210)에서 출력된 경로 매트릭스와 제2덧셈기(212)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S3' S2' S1' S0')의 S0'를 출력하고, 제2비교 선택부(222)는 상기 제3덧셈기(214)에서 출력된 경로 매트릭스와 제4덧셈기(216)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S3' S2' S1' S0')의 S0'를 출력하도록 되어 있다.
제3비교 선택부(224)는 상기 제1비교 선택부(220)에서 출력된 경로 매트릭스와 상기 제2비교 선택부(222)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트(X1)을 출력하고, 다중화기(226)는 상기 제3비교 선택부(224)에서 출력된 입력 비트(X1)에 따라 상기 제1비교 선택부(220)에서 출력된 S0' 또는 상기 제2비교 선택부(222)에서 출력된 S0'을 선택적으로 출력하도록 되어 있다.
이때, 상기 다중화기(224)는 07 상태의 가산 비교 선택부(200)에서는 상기 제3비교 선택부(224)에서 출력된 입력비트(X1)가 0이면 제1비교 선택부(220)에서 출력된 S0'을 선택하여 출력하고 입력비트(X1)가 1이면 제2비교 선택부(222)에서 출력된 S0'을 선택하여 출력하는 한편, 815상태의 가산 비교 선택부(200)에서는 상기 제3비교 선택부(224)에서 출력된 입력비트(X1)가 1이면 제1비교 선택부(220)에서 출력된 S0'을 선택하여 출력하고 입력비트(X1)가 0이면 제2비교 선택부(222)에서 출력된 S0'을 선택하여 출력하도록 되어 있다.
지연부(230)는 상기 제3비교 선택부(226)에서 출력된 경로 매트릭스를 12심볼 지연시켜 상기 경로 매트릭스 네트워크(300)로 입력하고, 오버플로우 제어부(250)는 16-상태에서 각각 선택된 경로 매트릭스의 최상위비트(MSB)가 모두 1이면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트를 0으로 만들어 상기 지연부(230)으로 입력하도록 되어 있다.
즉, 상기 지연부(230)는 디인터리빙(deinterleaving)을 위해 12심볼 지연시키는 12개의 레지스터(231242)를 포함하여 구성되어 있다.
그리고, 오버플로우 제어부(250)의 제어부(252)는, 16-상태에서 각각 선택된 경로 매트릭스의 최상위비트(MSB)가 모두 1의 값을 가지면 리프레쉬신호를 출력하며, 오버플로우 제어부(250)의 인버터(254)는 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)를 반전시켜 출력하고, 오버플로우 제어부(250)의 다중화기(256)는 상기 제어부(252)에서 리프레쉬신호가 입력되면 상기 인버터(254)에서 출력된 값을 선택하여 최상위비트(MSB)로 출력하고, 상기 제어부(252)에서 리프레쉬신호가 입력되지 않으면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)를 선택하여 출력하도록 되어 있다.
그리고, 상기 생존 메모리부(400)는 16-상태에 해당하는 16개의 가산 비교 선택부(200)에서 각각 출력된 16개의 X1tS0't(판정 벡터)와 임의 상태(S3tS2tS1tS0t)를 이용하여 디코딩 깊이(decoding depth=D)만큼 트레이스백(trace back)을 진행하여 디코딩된 비트(X1t-2DX0t-2D)를 출력하도록 되어 있다.
상기와 같은 생존 메모리부(400)의 1실시예는 제6(a)도 내지 제6(d)도에 도시된 바와 같이, 디코딩 깊이(D)만큼의 프로세싱 엘리먼트(precessing element : 400-1400-D)가 직렬로 연결되어, 16개의 X1tS0't(판정 벡터) 및 임의 상태(S3tS2tS1tS0t)를 입력받아 디코딩 깊이(D)만큼 트레이스백을 수행하여 디코딩된 비트(X1t-2DX0t-2D)를 출력하도록 되어 있다.
그리고, 상기 각 프로세싱 엘리먼트(400-1400-D)중 마지막 프로세싱 엘리먼트(400-D)를 제외한 프로세싱 엘리먼트(400-1400-D+1)는, 제1지연부(410)와, 제2지연부(430), 이전상태 계산부(450) 및, 제3지연부(470)을 포함하여 구성되어 있다.
상기 제1지연부(410)는 12개의 16×2비트 레지스터(411422)가 직렬로 연결되며, 상기 제2지연부(430)는 12개의 16×2비트 레지스터(431442)가 직렬로 연결되어 있고, 제3지연부(470)는 11개의 4비트 레지스터(471481)가 직렬로 연결되어 있다.
상기 제1지연부(410)는 16개의 가산 비교 선택부(200)에서 출력된 판정 벡터(16개의 X1tS'0t)를 12심볼 지연시켜 출력하고, 제2지연부(430)는 상기 제1지연부(410)에서 출력된 판정 벡터를 12심볼 지연시켜 판정 벡터(16개의 X1t-2S'0t-2)를 출력하도록 되어 있다.
상기 이전상태 계산부(450)는 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터 및 현재 상태(S3tS2tS1tS0t)를 입력받아 이전 상태(S3t-2S2t-2S1t-2S0t-2)를 계산하여 출력하고, 제3지연부(470)는 상기 이전 상태 계산부(450)에서 출력된 이전 상태(S3t-2S2t-2S1t-2S0t-2)를 11심볼 지연시켜 출력하도록 되어 있다.
상기 이전상태 계산부(450)는 레지스터(452)와, 다중화기(454) 및 2개의 배타 논리합 게이트(456, 458)을 포함하여 구성되어 있다.
상기 레지스터(452)는 전단의 프로세싱 엘리먼트에서 출력된 상태(S3tS2tS1tS0t)를 래치하여 출력함과 더불어 상기 상태(S3tS2tS1tS0t)의 S2t를 이전 상태(S3t-2S2t-2S1t-2S0t-2)의 S1t-2으로 출력하고, 상기 다중화기(454)는 상기 레지스터(452)에서 출력된 상태(S3tS2tS1tS0t)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 출력된 판정 벡터(16개의 X1tS0't)중 판정 비트(한 개의 X1S0')를 선택하여 출력함과 더불어 상기 판정 비트(X1S0')중 S0'로 출력하도록 되어 있다.
제1배타 논리합 게이트(456)는 상기 레지스터(452)에서 출력된 S3t와 상기 다중화기(454)에서 출력된 X1t을 배타 논리합(XOR)하여 S3t-2로 출력하도록 되어 있고, 제2배타 논리합 게이트(458)는 상기 레지스터(452)에서 출력된 S1t와 S0t를 배타 논리합(XOR)하여 S2t-2로 출력하도록 되어 있다.
여기서, 첫 번째 프로세싱 엘리먼트(400-1)는 임의의 상태(S3tS2tS1tS0t)를 입력받고, 나머지 프로세싱 엘리먼트(400-2400-D)는 전단의 프로세싱 엘리먼트(400-1400-D-1)에서 입력된 상태(S3tS2tS1tS0t S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 이전 상태(S3t-2S2t-2S1t-2S0t-2 S3t-2DS2t-2DS1t-2DS0t-2D)를 출력한다.
그리고, 마지막 프로세싱 엘리먼트(400-D)는, 제1지연부(410)와, 제2지연부(430) 및, 출력비트선택부(490)을 포함하여 구성되어 있다.
상기 제1지연부(410)는 12개의 16×2비트 레지스터(411422)가 직렬로 연결되며, 상기 제2지연부(430)는 12개의 16×2비트 레지스터(431442)가 직렬로 연결되어 있다.
상기 제1지연부(410)는 전단의 프로세싱 엘리먼트(400-D+1)에서 입력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)를 12심볼 지연시켜 출력하고, 제2지연부(430)는 상기 제1지연부(410)에서 출력된 판정 벡터를 12심볼 지연시켜 판정 벡터(16개의 X1t-2S'0t-2)를 출력하며, 출력비트선택부(490)는 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터 및 현재 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 디코딩된 비트(X1X0)를 출력하도록 되어 있다.
그리고, 상기 출력비트선택부(490)는 레지스터(492) 및, 다중화기(494)로 이루어져 있다.
상기 레지스터(492)는 전단의 프로세싱 엘리먼트(400-D+1)에서 출력된 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 래치하여 출력함과 더불어 S0t-2D+2를 X0로 출력하도록 되어 있다.
상기 다중화기(494)는 상기 레지스터(492)에서 출력된 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)중 판정 비트(한개의 X1t-2D+2S'0t-2D+2)를 선택하여 판정 비트중 X1t-2D+2을 X1으로 출력하도록 되어 있다.
상기와 같이 구성된 본 발명에 따른 트렐리스 디코더의 작용 및 효과를 상세히 설명하면 다음과 같다.
상기 16개의 브랜치 매트릭스 계산부(100)는 각각 제2도에 도시된 NTSC 제거 필터(50)로부터 입력된 15-레벨의 NTSC 출력을 입력받아 상태(S0, S1, S2, S3) 및 입력 비트(X1)를 이용하여 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)를 각각 계산하여 출력한다.
예를 들어, i번째 상태의 브랜치 매트릭스 계산부(100)는 NTSC 제거 필터로부터 입력된 15-레벨 심볼을 입력받아 i번째 상태(S0i, S1i, S2i, S3i) 및 i번째 상태(S0i, S1i, S2i, S3i)의 입력 비트(X1i)를 이용하여 I번째 상태(S0i, S1i, S2i, S3i) 의 4가지의 브랜치 매트릭스(BM1i, BM2i, BM3i, BM4i)를 각각 계산하여 출력하는 것이다.
이때, 07(00000111) 상태에서는 상기 입력 비트(X1)가 0이고, 815(10001111) 상태에서는 1이다.
이와 같은 X1의 값을 정할 수 있는 이유는, 테이블2. 테이블 3에 도시된 바와 같이, 07(00000111) 상태에서는 상기 입력 비트(X1)가 0이고, 815(10001111) 상태에서는 1이기 때문이다.
이때, 상기와 같은 각 브랜치 매트릭스 계산부(100)는 하기 제1식으로부터 브랜치 매트릭스(BM)를 구한다.
상기 제1식에서 NTSC 출력은 NTSC 제거 필터를 통해 입력된 15-레벨 심볼이며, Pout는 이전 출력이고, Cout는 현재 출력이다.
상기 이전 출력(Pout) 및 현재 출력(Cout)은 하기 제2식 및 제3식으로부터 구할 수 있다.
상기 제2식 및 제3식에서 S0, S1, S2, S3는 스테이트이고, X1은 입력 비트이다.
따라서, 상기 제1식은 하기 제4식과 같이 표현될 수 있다.
이때, 한 상태당 4개의 브랜치 매트릭스(BM1i, BM2i, BM3i, BM4i)가 필요하고, 따라서 4개의 이전 출력(Pout)이 필요하게 되는데, 첫 번째 이전 출력(Pout1)의 값에 4씩 더해나가 2번째, 3번째, 4번째의 이전 출력(Pout2, Pout3, Pout4)을 각각 구한다.
즉, Pout2=Pout1+4, Pout3=Pout1+8, Pout4=Pout1+12 이다.
따라서, 첫 번째 브랜치 매트릭스(BM1)만 구하고, 첫 번째 브랜치 매트릭스(BM1)에 4, 8, 12를 각각 더함으로써 나머지 브랜치 매트릭스(BM2, BM3, BM4)를 구할 수 있다.
상기와 같은 과정에 따라 구현된 브랜치 매트릭스 계산부(100)에 있어서, 제1배타 논리합 게이트(120)는 상태(S3 S2 S1 S0)의 S0와 S1을 배타 논리합(XOR)하여 (S1S0)을 제1레벨 시프터(122)로 출력하고, 상기 제1레벨 시프터(122)는 상기 (S1S0)를 왼쪽으로 '1'비트 시프트시켜 2(S1S0)을 제2덧셈기(136)로 출력한다.
즉, 상기 제1레벨 시프터(122)는 상기 (S1S0)와 '2'를 곱한것과 같은 역할을 수행하는 것이다.
그리고, 제2레벨 시프터(124)는 상기 S0를 오른쪽으로 '2'비트시켜 -4S0을 제1덧셈기(130)로 출력하며, 제3레벨 시프터(126)는 상기 S2를 오른쪽으로 '1'비트 시프트시켜 -2S2을 제1덧셈기(130)로 출력하고, 제4레벨 시프터(128)는 상기 S3을 오른쪽으로 '3'비트 시프트시켜 -8S3을 제1덧셈기(130)로 출력하며, 상기 제1덧셈기(130)는 상기 제2내지 제4레벨 시프터(124, 126, 128)에서 출력된 값을 더하여 (-8S3-2S2-4S0)을 제2덧셈기(136)로 출력한다.
즉, 상기 제2레벨 시프터(124)는 상기 S0와 '-4'를 곱하는 역할을 수행하며, 제3레벨 시프터(126)는 상기 S2와 '-2'를 곱하는 역할을 수행하고, 제4레벨 시프터(128)는 상기 S3와 '-8'을 곱하는 역할을 수행하는 것이다.
그리고, 제2배타 논리합 게이트(132)는 상기 S3와 입력 비트(X1)을 배타 논리합(XOR)하여 (S3X1)을 제5레벨 시프터(134)로 출력하며, 제5레벨 시프터(134)는 상기 (S3X1)을 왼쪽으로 '3'비트 시프트시켜 8(S3X1)을 제2덧셈기(136)로 출력한다.
즉, 상기 제5레벨 시프터(134)는 상기 (S3X1)와 '8'을 곱하는 역할을 수행하는 것이다.
그리고, 제2덧셈기(136)는 상기 제1레벨 시프터(122)와 제1덧셈기(130) 및 제5레벨 시프터(134)에서 출력된 값을 더하여(8(S3X1) + 2(S1S0) -8S3 -2S2 -4S0)값을 제3덧셈기(138)와, 제4덧셈기(152), 제6덧셈기(162) 및 제8덧셈기(172)로 각각 입력한다.
그리고, 제3덧셈기(138)는 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 제1절대값 연산기(140)으로 출력하고, 상기 제1절대값 연산기(140)는 상기 제3덧셈기(138)에서 출력된 값을 절대값 연산하여 제1브랜치 매트릭스(BM1)로 출력한다.
그리고, 제4덧셈기(152)는 상기 제2덧셈기(136)에서 출력된 값과 4를 더하여 제5덧셈기(154)로 출력하고, 상기 제5덧셈기(154)는 상기 제4덧셈기(152)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 제2절대값 연산기(156)로 출력하며, 상기 제2절대값 연산기(156)는 상기 제5덧셈기(154)에서 출력된 값을 절대값 연산하여 제2브랜치 매트릭스(BM2)로 출력한다.
그리고, 제6덧셈기(162)는 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 제7덧셈기(164)로 출력하고, 제7덧셈기(164)는 상기 제6덧셈기(162) 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 제3절대값 연산기(166)로 출력하고, 상기 제3절대값 연산기(166)는 상기 제7덧셈기(164)에서 출력된 값을 절대값 연산하여 제3브랜치 매트릭스(BM3)로 출력한다.
그리고, 제8덧셈기(172)는 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 제9덧셈기(174)로 출력하고, 상기 제9덧셈기(174)는 상기 제8덧셈기(172)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 제4절대값 연산기(176)로 출력하며, 상기 제4절대값 연산기(176)는 상기 제9덧셈기(174)에서 출력된 값을 절대값 연산하여 제4브랜치 매트릭스(BM4)로 출력한다.
그리고, 상기 각 가산 비교 선택부(200)는 상기 각 브랜치 매트릭스 계산부(100)에서 출력된 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)와 상기 경로 매트릭스 네트워크(300)에서 경로 매트릭스 네트워크(300)에서 입력된 4가지의 경로 매트릭스(PM1, PM2, PM3, PM4)를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 상기 경로 매트릭스 네트워크(300)로 입력한다.
또한, 선택된 경로 매트릭스에 대한 입력 비트(X1)와 이전 상태(S3' S2' S1' S0')의 S0'를 생존 메모리부(400)로 입력한다.
그리고, 상기 경로 매트릭스 네트워크(300)는 16-상태에 해당하는 16개의 가산 비교 선택부(200)로부터 경로 매트릭스를 각각 입력받아 다음 단계(step)에서 상기 각 가산 비교 선택부(200)마다 4개의 경로 매트릭스(PM1, PM2, PM3, PM4)를 입력한다.
예를 들어, i번째 상태의 가산 비교 선택부(200)는 i번째 상태의 브랜치 매트릭스(100)로부터 출력된 4가지의 브랜치 매트릭스(BM1i, BM2i, BM3i, BM4i)와 상기 경로 매트릭스 네트워크(300)에서 i번째 상태의 가산 비교 선택부(200)로 입력된 4가지의 경로 매트릭스(PM1i, PM2i, PM3i, PM4i)를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 상기 경로 매트릭스 네트워크(300)로 다시 입력하는 것이다.
또한, i번째 상태의 가산 비교 선택부(200)는 선택된 경로 매트릭스에 대한 입력 비트(X1i)와 이전 상태(S3'iS2'iS1'iS0'i)의 S0'i를 생존 메모리부(400)로 입력하는 것이다.
그리고, 상기 경로 매트릭스 네트워크(300)는 i번째 상태의 가산 비교 선택부(200)에는 PM1i, PM2i, PM3i, PM4i를 입력하도록 되어 있다.
여기서, 입력 비트(X1i)는 현재 상태(i번째 스테이트)로 올 때 갖고 온 입력 비트(X1 X0) 중 하나이며, S0'는 선택된 경로 매트릭스의 이전 상태(S3', S2', S1', S0')의 S0'에 해당한다.
즉, 가산 비교 선택부(200)의 제1덧셈기(210)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제1브랜치 매트릭스(BM1)와 상기 경로 매트릭스 네트워크(300)로부터 입력된 제1경로 매트릭스(PM1)를 가산하여 제1비교 선택부(220)로 출력하고, 제2덧셈기(212)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제2브랜치 매트릭스(BM2)와 상기 경로 매트릭스 네트워크(300)로부터 입력된 제2경로 매트릭스(PM2)를 가산하여 제1비교 선택부(220)로 출력하며, 상기 제1비교 선택부(220)는 상기 제1덧셈기(210)에서 출력된 경로 매트릭스와 제2덧셈기(212)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 제3비교 선택부(224)로 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S'3 S'2 S'1 S'0)의 S'0를 다중화기(226)로 출력한다.
그리고, 제3덧셈기(214)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제3브랜치 매트릭스(BM3)와 상기 경로 매트릭스 네트워크(300)로부터 입력된 제3경로 매트릭스(PM3)를 가산하여 제2비교 선택부(222)로 출력하고, 제4덧셈기(216)는 상기 브랜치 매트릭스 계산부(100)에서 출력된 제4브랜치 매트릭스(BM4)와 상기 경로 매트릭스 네트워크(300)에서 입력된 제4경로 매트릭스(PM4)를 가산하여 제2비교 선택부(222)로 출력하며, 상기 제2비교 선택부(222)는 상기 제3덧셈기(214)에서 출력된 경로 매트릭스와 제4덧셈기(216)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 제3비교 선택부(224)로 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S'3 S'2 S'1 S'0)의 S'0를 다중화기(226)로 출력한다.
그리고, 상기 제3비교 선택부(224)는 상기 제1비교 선택부(220)에서 출력된 경로 매트릭스와 상기 제2비교 선택부(222)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 지연부(230)로 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트(X1)을 출력한다.
그리고, 상기 다중화기(226)는 상기 제3비교 선택부(224)에서 출력된 입력 비트(X1)에 따라 상기 제1비교 선택부(220)에서 출력된 S'0값 또는 상기 제2비교 선택부(222)에서 출력된 S'0값을 선택적으로 출력한다.
예를 들어, 07 상태(i=07)에서 제1브랜치 매트릭스(BM1)가 선택되면 X1=0, S0'=0가 출력되고, 제2브랜치 매트릭스(BM2)가 선택되면 X1=0, S0'=1가 출력되며, 제3브랜치 매트릭스(BM3)가 선택되면 X1=1, S0'=0가 출력되고, 제4브랜치 매트릭스(BM4)가 선택되면 Xi=1, S0'=1이 출력된다.
반면에 815 상태(i=815)에서는 제1브랜치 매트릭스(BM1)가 선택되면 X1=1, S0'=0이 출력되고, 제2브랜치 매트릭스(BM2)가 선택되면 X1=0, S0'=1가 출력되며, 제3브랜치 매트릭스(BM3)가 선택되면 X1=0, S0'=0이 출력되고, 제4브랜치 매트릭스(BM4)가 선택되면 X1=0, S0'=1가 출력된다.
이때, SO는 생존 메모리부(400)에서 트레이스백(trace back)을 수행하기 위한 정보로 필요하기 때문에 저장시킨 값이고, 입력 비트 X0는 다음 상태(S3, S2, S1, S0)의 S0와 같은 값을 갖기 때문에 다음 상태만 알면 X0을 알아 낼 수 있으므로 저장시킬 필요가 없다.
그리고, 지연부(230)는 상기 제3비교 선택부(226)에서 출력된 경로 매트릭스를 12심볼 지연시켜서 상기 경로 매트릭스 네트워크(300)로 입력한다.
즉, 상기 지연부(230)는 디인터리빙(interleaving)을 위해 12심볼 지연시키는 것이다.
이때, 오버플로우 제어부(250)의 제어부(252)는 16 상태에서 각각 선택된 경로 매트릭스의 최상위비트(MSB)가 모두 1의 값을 가지면 리프레쉬신호를 선택부(256)로 출력하고, 다중화기(256)는 상기 리프레쉬신호가 입력되면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)가 상기 인버터(254)에 의해 반전된 값을 선택하여 최상위비트(MSB)로 지연부(230)로 출력하고, 상기 제어부(252)에서 리프레쉬신호가 입력되지 않으면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)를 선택하여 상기 지연부(230)로 출력한다.
즉, 메모리의 오버 플로우를 방지함으로써 상기 지연부(230)의 각 레지스터의 용량을 최소로 할 수 있는 것이다.
그리고, 상기 생존 메모리부(400)는 16-상태에 해당하는 16개의 가산 비교 선택부(200)에서 각각 출력된 16개의 X1tSO't(판정 벡터)와 임의 상태(S3tS2tS1tS0t)를 이용하여 디코딩 깊이 (decoding depth = D) 만큼 트레이스백 (trace back)을 진행하여 디코딩된 비트(X1t-2DX0t-2D)를 출력한다.
여기서, 현재 상태(S3, S2, S1, S0)와 판정 비트(X1, S0')를 가지고 이전 상태(S3', S2', S1', S0')를 구하는 규칙은 다음과 같다.
이전 상태(S3', S2', S1', S0') = (S3X1, S1S0, S2, S0')
상기 생존 메모리부(400)의 각 프로세싱 엘리먼트(400-1400-D)중 마지막 프로세싱 엘리먼트(400-D)를 제외한 프로세싱 엘리먼트(400-1400-D+1)에서는, 상기 제1지연부(410)는 16개의 가산 비교 선택부(200)에서 출력된 판정 벡터(16개의 X1tS'0t)를 12심볼 지연시켜 출력하고, 제2지연부(430)는 상기 제1지연부(410)에서 출력된 판정 벡터를 12심볼 지연시켜 판정 팩터(16개의 X1t-2S'0t-2)를 출력한다.
상기와 같이 12심볼을 지연시키는 이유는 디인터리빙을 위한 것이다.
그리고, 상기 이전상태 계산부(450)는 상기 제1지연부 (410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터 및 현재 상태(S3tS2tS1tS0t)를 입력받아 이전상태(S3t-2S2t-2S1t-2S0t-2)를 계산하여 출력하고, 제3지연부(470)는 상기 이전 상태 계산부(450)에서 출력된 이전상태(S3t-2S2t-2S1t-2S0t-2)를 11심볼 지연시켜 출력한다.
즉, 상기 이전상태 계산부(450)의 레지스터(452)는 전단의 프로세싱 엘리먼트에서 출력된 상태(S3tS2tS1tS0t)를 래치하여 출력함과 더불어 상기 상태(S3tS2tS1tS0t)의 S2t를 이전 상태(S3t-2S2t-2S1t-2S0t-2)의 S1t-2으로 출력하고, 상기 다중화기(454)는 상기 레지스터(452)에서 출력된 상태(S3tS2tS1tS0t)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 출력된 판정 벡터(16개의 X1tS0't)중 판정비트(한 개의 X1S0')를 선택하여 출력함과 더불어 상기 판정 비트(X1S0')중 S0'로 출력하는 것이다.
그리고, 제1배타 논리합 게이트(456)는 상기 레지스터(452)에서 출력된 S3t와 상기 다중화기(454)에서 출력된 X1t을 배타 논리합(XOR)하여 S3t-2로 출력하도록 되어 있고, 제2배타 논리합 게이트(458)는 상기 레지스터(452)에서 출력된 S1t와 S0t를 배타 논리합(XOR)하여 S2t-2로 출력하도록 되어 있다.
여기서, 첫 번째 프로세싱 엘리먼트(400-1)는 임의의 상태(S3tS2tS1tS0t)를 입력받고, 나머지 프로세싱 엘리먼트(400-2400-D)는 전단의 프로세싱 엘리먼트(400-1400-D-1)에서 입력된 상태(S3tS2tS1tS0t S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 이전상태(S3t-2S2t-2S1t-2S0t-2 S3t-2DS2t-2DS1t-2DS0t-2D)를 출력한다.
그리고, 마지막 프로세싱 엘리먼트(400-D)에 있어서, 제1지연부(410)는 전단의 프로세싱 엘리먼트(400-D+1)에서 입력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)를 12심볼 지연시켜 출력하고, 제2지연부(430)는 상기 제1지연부(410)에서 출력된 판정 벡터를 12 심볼 지연시켜 판정 벡터(16개의 X1t-2S'0t-2)를 출력하며, 출력비트선택부(490)는 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터 및 현재 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 디코딩된 비트(X1X0)를 출력한다.
이때, 상기 출력비트선택부(490)의 레지스터(492)는 전단의 프로세싱 엘리먼트(400-D+1)에서 출력된 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 래치하여 출력함과 더불어 S0t-2D+2를 X0로 출력한다.
상기 다중화기(494)는 상기 레지스터(492)에서 출력된 상태 (S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)중 판정 비트(한개의 X1t-2D+2S'0t-2D+2)를 선택하여 판정 비트중 X1t-2D+2를 X1으로 출력한다.
이상에서 살펴본 바와 같이 본 발명에 따르면, GA-HDTV 전송 시스템에서 12심볼 인터리빙된 다음 트렐리스 부호화되어 전송된 데이터가 NTSC 제거 필터를 통해 입력된 15-레벨 심볼을 트렐리스 복호화할 수 있는 것이다.

Claims (17)

  1. NTSC 제거 필터로부터 입력된 15-레벨의 NTSC 출력을 복호화하는 트렐리스 디코더에 있어서, 상기 NTSC 제거 필터를 통해 입력된 15-레벨의 NTSC 출력을 입력받아 상태(S0, S1, S2, S3) 및 입력비트(X1)를 이용하여 4가지의 브랜치 메트릭스(BM1, BM2, BM3, BM4)를 각각 계산하여 출력하는 16개의 브랜치 매트릭스 계산부(100)와; 상기 각 브랜치 매트릭스 계산부(100)에서 출력된 4가지의 브랜치 매트릭스(BM1, BM2, BM3, BM4)와 4가지의 경로 매트릭스(PM1, PM2, PM3, PM4)를 각각 더하여 가장 작은 값을 경로 매트릭스로 선택하고 선택된 경로 매트릭스를 12심볼 지연시켜 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트(X1)와 이전 상태(S3' S2' S1' S0')의 S0'를 출력하는 16개의 가산 비교 선택부(200); 상기 각 가산 비교 선택부(200)에서 출력된 경로 매트릭스를 입력받아 다음 단계에서 상기 각 가산 비교 선택부(200)마다 4개의 경로 매트릭스(PM1, PM2, PM3, PM4)를 입력하는 경로 매트릭스 네트워크(300) 및; 디코딩 깊이(D)만큼의 프로세싱 엘리먼트(400-1400-D)가 직렬로 연결되어, 상기 각 가산 비교 선택부(200)에서 각각 출력된 판정 벡터(16개의 X1tS0't)와 임의 상태(S3tS2tS1tS0t)를 이용하여 디코딩 깊이(D)만큼 트레이스백을 진행하여 디코딩된 비트(X1t-2DX0t-2D)를 출력하는 생존 메모리부(400)를 포함하여 구성된 트렐리스 디코더.
  2. 제1항에 있어서, 상기 각 브랜치 매트릭스 계산부(100)가, 상태(S3 S2 S1 S0)의 S0값과 S1값을 배타 논리합(XOR)하여 출력하는 제1배타 논리합 게이트(120)와; 상기 제1배타 논리합 게이트(120)에서 출력된 값을 왼쪽으로 '1'비트 시프트시켜 출력하는 제1레벨 시프터(122); 상기 S0값을 오른쪽으로 '2'비트 시프트시켜 출력하는 제2레벨 시프터(124); 상기 S2값을 오른쪽으로 '1'비트 시프트시켜 출력하는 제3레벨 시프터(126); 상기 S3값을 오른쪽을 '3'비트 시프트시켜 출력하는 제4레벨 시프터(128); 상기 제2 내지 제4레벨 시프터(124, 126, 128)에서 출력된 값을 더하여 출력하는 제1덧셈기(130); 상기 S3값과 입력 비트(X1)을 배타 논리합(XOR)하여 출력하는 제2배타 논리합 게이트(132); 상기 제2배타 논리합 게이트(132)에서 출력된 값을 왼쪽으로 '3'비트 시프트시켜 출력하는 제5레벨 시프터(134); 상기 제1레벨 시프터(122)와 제1덧셈기(130) 및 제5레벨 시프터(134)에서 출력된 값을 더하여 출력하는 제2덧셈기(136); 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하는 제3덧셈기(138); 상기 제3덧셈기(138)에서 출력된 값을 절대값 연산하여 제1브랜치 매트릭스(BM1)로 출력하는 제1절대값 연산기(140); 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력으로부터 제2브랜치 매트릭스(BM2)를 계산하여 출력하는 제2브랜치 매트릭스 계산부(150); 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력으로부터 제3브랜치 매트릭스(BM3)를 계산하여 출력하는 제3브랜치 매트릭스 계산부(160) 및; 상기 제2덧셈기(136)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력으로부터 제4브랜치 매트릭스(BM4)를 계산하여 출력하는 제3브랜치 매트릭스 계산부(170)을 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  3. 제2항에 있어서, 상기 입력 비트(X1)가, 07상태의 브랜치 매트릭스 계산부(100)에서는 0이고, 815상태의 브랜치 매트릭스 계산부(100)에서는 1인 것을 특징으로 하는 트렐리스 디코더.
  4. 제2항에 있어서, 상기 제2브랜치 매트릭스 계산부(150)가, 상기 제2덧셈기(136)에서 출력된 값과 4를 더하여 출력하는 제4덧셈기(152)와; 상기 제4덧셈기(152)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하는 제5덧셈기(154) 및; 상기 제5덧셈기(154)에서 출력된 값을 절대값 연산하여 제2브랜치 매트릭스(BM2)로 출력하는 제2절대값 연산기(156)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  5. 제2항에 있어서, 상기 제3브랜치 매트릭스 계산부(160)가, 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 출력하는 제6덧셈기(162)와; 상기 제6덧셈기(162)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하는 제7덧셈기(164) 및; 상기 제7덧셈기(164)에서 출력된 값을 절대값 연산하여 제3브랜치 매트릭스(BM3)로 출력하는 제3절대값 연산기(166)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  6. 제2항에 있어서, 상기 제4브랜치 매트릭스 계산부(170)가, 상기 제2덧셈기(136)에서 출력된 값과 8를 더하여 출력하는 제8덧셈기(172)와; 상기 제8덧셈기(172)에서 출력된 값과 NTSC 제거 필터를 통해 입력된 NTSC 출력을 더하여 출력하는 제9덧셈기(174) 및; 상기 제9덧셈기(174)에서 출력된 값을 절대값 연산하여 제4브랜치 매트릭스(BM4)로 출력하는 제4절대값 연산기(176)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  7. 제1항에 있어서, 상기 각 가산 비교 선택부(100)가, 상기 제1브랜치 매트릭스(BM1)와 제1경로 매트릭스(PM1)를 가산하여 출력하는 제1덧셈기(210)와; 상기 제2브랜치 매트릭스(BM2)와 경로 매트릭스(PM2)를 가산하여 출력하는 제2덧셈기(212); 상기 제3브랜치 매트릭스(BM3)와 제3경로 매트릭스(PM3)를 가산하여 출력하는 제3덧셈기(214); 상기 제4브랜치 매트릭스(BM4)와 제4경로 매트릭스(PM4)를 가산하여 출력하는 제4덧셈기(216); 상기 제1덧셈기(210)에서 출력된 경로 매트릭스와 제2덧셈기(212)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S3' S2' S1' S0')의 S0'를 출력하는 제1비교 선택부(220); 상기 제3덧셈기(214)에서 출력된 경로 매트릭스와 제4덧셈기(216)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 이전 상태(S3' S2' S1' S0')의 S0'를 출력하는 제2비교 선택부(222); 상기 제1비교 선택부(220)에서 출력된 경로 매트릭스와 상기 제2비교 선택부(222)에서 출력된 경로 매트릭스를 비교하여 작은 값을 가지는 경로 매트릭스를 선택하여 출력함과 더불어 선택된 경로 매트릭스에 대한 입력 비트(X1)을 출력하는 제3비교 선택부(224); 상기 제3비교 선택부(224)에서 출력된 입력 비트(X1)에 따라 상기 제1비교 선택부(220)에서 출력된 S0' 또는 상기 제2비교 선택부(222)에서 출력된 S0'을 선택적으로 출력하는 다중화기(226); 상기 제3비교 선택부(226)에서 출력된 경로 매트릭스를 12심볼 지연시켜 상기 경로 매트릭스 네트워크(300)로 입력하는 지연부(230) 및; 16-상태에서 각각 선택된 경로 매트릭스의 최상위비트(MSB)가 모두 1이면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트를 0으로 만들어 상기 지연부(230)으로 입력하는 오버플로우 제어부(250)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  8. 제7항에 있어서, 상기 다중화기(226)가, 07상태의 가산 비교 선택부(200)에서는 상기 제3비교 선택부(224)에서 출력된 입력 비트(X1)가 0이면 제1비교 선택부(220)에서 출력된 S0'을 선택하여 출력하고 입력비트(X1)가 1이면 제2비교 선택부(222)에서 출력된 S0'을 선택하여 출력하는 한편, 815상태의 가산 비교 선택부(200)에서는 상기 제3비교 선택부(224)에서 출력된 입력비트(X1)가 1이면 제1비교 선택부(220)에서 출력된 S0'을 선택하여 출력하고 입력비트(X1)가 0이면 제2비교 선택부(222)에서 출력된 S0'을 선택하여 출력하도록 된 것을 특징으로 하는 트렐리스 디코더.
  9. 제7항에 있어서, 상기 지연부(230)가, 12심볼 지연시키는 12개의 레지스터(231242)가 직렬로 연결된 것을 특징으로 하는 트렐리스 디코더.
  10. 제7항에 있어서, 상기 오버플로우 제어부(250)가, 16개의 가산 비교 선택부(100)에서 각각 선택된 경로 매트릭스의 최상위비트(MSB)가 모두 1의 값을 가지면 리프레쉬신호를 출력하는 제어부(252)와; 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)를 반전시켜 출력하는 인버터(254) 및; 상기 제어부(252)에서 리프레쉬신호가 입력되면 상기 인버터(254)에서 출력된 값을 선택하여 최상위비트(MSB)로 출력하고, 상기 제어부(252)에서 리프레쉬신호가 입력되지 않으면 상기 제3비교 선택부(224)에서 출력된 경로 매트릭스의 최상위비트(MSB)를 선택하여 출력하는 다중화기(256)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  11. 제1항에 있어서, 상기 각 프로세싱 엘리먼트(400-1400-D)중 마지막 프로세싱 엘리먼트(400-D)를 제외한 프로세싱 엘리먼트(400-1400-D+1)가, 판정 벡터(16개의 X1tS'0t)를 12심볼 지연시켜 출력하는 제1지연부(410)와; 상기 제1지연부(410)에서 출력된 판정 벡터를 12심볼 지연시켜 판정 벡터(16개의 X1t-2S'0t-2)를 출력하는 제2지연부(430); 상기 제1지연부(410)에서 1심볼 지연된 판정 벡터 및 상태(S3tS2tS1tS0t)를 입력받아 이전 상태(S3t-2S2t-2S1t-2S0t-2)를 계산하여 출력하는 이전 상태 계산부(450) 및; 상기 이전 상태 계산부(450)에서 출력된 이전 상태(S3t-2S2t-2S1t-2S0t-2)를 11심볼 지연시켜 출력하는 제3지연부(470)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  12. 제11항에 있어서, 상기 제1지연부(410) 및 제2지연부(430)가 각각 12개의 16×2비트 레지스터(411422, 431442)가 직렬로 연결된 것을 특징으로 하는 트렐리스 디코더.
  13. 제12항에 있어서, 상기 이전 상태 계산부(450)가, 전단의 프로세싱 엘리먼트에서 출력된 상태(S3tS2tS1tS0t)를 래치하여 출력함과 더불어 상기 상태(S3tS2tS1tS0t)의 S2t를 이전 상태(S3t-2S2t-2S1t-2S0t-2)의 S1t-2으로 출력하는 레지스터(452)와; 상기 레지스터(452)에서 출력된 상태(S3tS2tS1tS0t)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 출력된 판정 벡터(16개의 X1tS0't)중 판정 비트(한 개의 X1S0')를 선택하여 출력함과 더불어 상기 판정 비트(X1S0')중 S0'로 출력하는 다중화기(454); 상기 레지스터(452)에서 출력된 S3t와 상기 다중화기(454)에서 출력된 X1t을 배타 논리합(XOR)하여 S3t-2로 출력하는 제1배타 논리합 게이트(456) 및; 상기 레지스터(452)에서 출력된 S1t와 S0t를 배타 논리합(XOR) 하여 S2t-2로 출력하는 제2배타 논리합 게이트(458)을 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  14. 제13항에 있어서, 상기 이전 상태 계산부(450)가, 첫 번째 프로세싱 엘리먼트(400-1)의 경우에는 임의의 상태(S3tS2tS1tS0t)를 입력받고, 나머지 프로세싱 엘리먼트(400-2400-D)의 경우에는 전단의 프로세싱 엘리먼트(400-1400-D-1)에서 입력된 상태(S3tS2tS1tS0t S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 이전 상태(S3t-2S2t-2S1t-2S0t-2 S3t-2DS2t-2DS1t-2DS0t-2D)를 출력하도록 된 것을 특징으로 하는 트렐리스 디코더.
  15. 제11항에 있어서, 상기 제3지연부(470)가, 11개의 4비트 레지스터(471481)가 직렬로 연결된 것을 특징으로 하는 트렐리스 디코더.
  16. 제1항에 있어서, 상기 생존 메모리부(400)의 마지막 프로세싱 엘리먼트(400-D)가, 전단의 프로세싱 엘리먼트(400-D+1)에서 입력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)를 12심볼 지연시켜 출력하는 제1지연부(410)와; 상기 제1지연부(410)에서 출력된 판정 벡터를 12심볼 지연시켜 판정 벡터(16개의 X1t-2S'0t-2)를 출력하는 제2지연부(430) 및; 상기 제1지연부(410)에서 1심볼 지연된 판정 벡터 및 현재 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 입력받아 디코딩된 비트(X1X0)를 출력하는 출력비트선택부(490)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
  17. 제16항에 있어서, 상기 출력비트선택부(490)가, 전단의 프로세싱 엘리먼트(400-D+1)에서 출력된 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)를 래치하여 출력함과 더불어 S0t-2D+2를 X0로 출력하는 레지스터(492) 및; 상기 레지스터(492)에서 출력된 상태(S3t-2D+2S2t-2D+2S1t-2D+2S0t-2D+2)에 따라 상기 제1지연부(410)의 제1레지스터(411)에서 1심볼 지연되어 출력된 판정 벡터(16개의 X1t-2D+2S'0t-2D+2)중 판정 비트(한개의 X1t-2D+2S'0t-2D+2)를 선택하여 판정 비트중 X1t-2D+2을 X1으로 출력하는 다중화기(494)를 포함하여 구성된 것을 특징으로 하는 트렐리스 디코더.
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KR1019960016008A KR100210385B1 (ko) 1996-05-14 1996-05-14 트렐리스 디코더

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