KR100208645B1 - Optical semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000003287 optical effect Effects 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract description 24
- 239000012535 impurity Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Light Receiving Elements (AREA)
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Abstract
본 발명은 도핑하지 않은 상태로 형성된 제1 에피택셜층(24)과 N형의 제2 에피택셜층(25)을 순차적으로 적층함으로써, 고속 응답 가능한 포토 다이오드(21)를 내장한 IC를 형성하는 것을 목적으로 한다.According to the present invention, the first epitaxial layer 24 and the N-type second epitaxial layer 25 formed in an undoped state are sequentially stacked to form an IC including the photodiode 21 capable of fast response. For the purpose of
본 발명은 P형 기판(23)상에 도핑하지 않은 상태로 제1 에피택셜층(24)과 N형의 제2 에피택셜층(25)을 순차적으로 적층하고, 양자를 완전히 관통하는 P+형 분리 영역(26)에서 아일랜드 모양으로 분리한다. 제2 에피택셜층(25) 표면에 N+형 확산 영역(30)을 형성하여 포토 다이오드(21)를 형성하고, P형 베이스 영역(35)과 N+형 에미터 영역(36)을 형성하여 NPN 트랜지스터(22)로 한다.The present invention is the P + type to the first epitaxial layer 24, and stacking a second epitaxial layer 25 of N-type, and the through both completely without being doped in the P-type substrate 23 The separation region 26 separates the island into islands. The photodiode 21 is formed by forming the N + type diffusion region 30 on the surface of the second epitaxial layer 25, and the P type base region 35 and the N + type emitter region 36 are formed. It is set as NPN transistor 22.
Description
제1도는 본 발명의 광 반도체 장치를 설명하기 위한 단면도.1 is a cross-sectional view for explaining the optical semiconductor device of the present invention.
제2도는 제1도의 제조 방법을 설명하는 제1도면.FIG. 2 is a first view illustrating the manufacturing method of FIG.
제3도는 제1도의 제조 방법을 설명하는 제2도면.3 is a second view illustrating the manufacturing method of FIG.
제4도는 제1도의 제조 방법을 설명하는 제3도면.FIG. 4 is a third view illustrating the manufacturing method of FIG.
제5도는 제1도의 제조 방법을 설명하는 제4도면.FIG. 5 is a fourth view for explaining the manufacturing method of FIG.
제6도는 제1도의 제조 방법을 설명하는 제5도면.FIG. 6 is a fifth view for explaining the manufacturing method of FIG.
제7도는 제1도의 제조 방법을 설명하는 제6도면.FIG. 7 is a sixth view explaining the manufacturing method of FIG.
제8도는 종래예를 도시한 단면도.8 is a cross-sectional view showing a conventional example.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
9, 21 : 포토 다이오드 10, 22 : NPN 트랜지스터9, 21: photodiode 10, 22: NPN transistor
23 : 기판 24 : 제1 에피택셜층23 substrate 24 first epitaxial layer
25 : 제2 에피택셜층 26 : 분리 영역25: second epitaxial layer 26: isolation region
27 : 제1 분리 영역 28 : 제2 분리 영역27: first separation region 28: second separation region
29 : 제3 분리 영역 30 : N+형 확산 영역29: third separation region 30: N + type diffusion region
본 발명은 포토 다이오드와 바이폴라 IC를 일체화한 광 반도체 장치에 관한 것이다.The present invention relates to an optical semiconductor device in which a photodiode and a bipolar IC are integrated.
수광 소자와 주변 회로를 일체화하여 모놀리식(monolithic)으로 형성한 광 반도체 장치는, 수광 소자와 회로 소자를 별개로 만들어 하이브리드 IC화한 것과 달리, 비용 절감을 기대할 수 있고, 또 외부 전자계에 의한 잡음에 대해 강하다는 장점을 갖는다.An optical semiconductor device in which the light receiving element and the peripheral circuit are formed in a monolithic manner is different from the light receiving element and the circuit element separately and hybridized, so that cost reduction can be expected and noise caused by an external electromagnetic field can be expected. Has the advantage of being strong against.
이와 같은 광 반도체 장치의 종래 구조로서, 예를 들면 일본국 특허 공개 평 1-205564호 공보에 기재된 것이 공지되어 있다. 이것을 제8도에 도시한다. 제8도에서 참조 번호 1은 P형 반도체 기판이고, 참조 번호 2는 P형 에피택셜층이며, 참조 번호 3은 N형 에피택셜층이고, 참조 번호 4는 P+형 분리 영역이며, 참조 번호 5는 N+형 확산 영역이고, 참조 번호 6은 N+형 매립층이며, 참조 번호 7은 P형 베이스 영역이고, 참조 번호 8은 N+형 에미터 영역이다. 포토 다이오드(9)는 P형 에피택셜층(2)과 N형 에피택셜층(3)과의 PN 접합으로 형성하고, N+형 확산 영역(5)을 캐소드, 분리 영역(4)를 애노드로 한 것이다. NPN 트랜지스터(10)는 P형 에피택셜층(2)과 N형 에피택셜층(3)과의 경계에 매립층(6)을 설치하고, N형 에피택셜층(3)을 콜렉터로 한 것이다. 그리고, 기판(1)에서의 오토 도프층(11)에 의해 가속 전계를 형성하고, 공핍층보다 깊은 영역에서 발생한 캐리어의 이동을 용이하게 한 것이다.As a conventional structure of such an optical semiconductor device, the thing of Unexamined-Japanese-Patent No. 1-205564 is known, for example. This is shown in FIG. In FIG. 8, reference numeral 1 is a P-type semiconductor substrate, reference number 2 is a P-type epitaxial layer, reference number 3 is an N-type epitaxial layer, reference number 4 is a P + type isolation region, and reference number 5 Is an N + type diffusion region, reference number 6 is an N + type buried layer, reference number 7 is a P type base region, and reference number 8 is an N + type emitter region. The photodiode 9 is formed by a PN junction between the P-type epitaxial layer 2 and the N-type epitaxial layer 3, and the N + type diffusion region 5 is cathode and the isolation region 4 is anode. It is. In the NPN transistor 10, a buried layer 6 is provided at the boundary between the P-type epitaxial layer 2 and the N-type epitaxial layer 3, and the N-type epitaxial layer 3 is used as a collector. The accelerated electric field is formed by the auto dope layer 11 in the substrate 1 to facilitate the movement of carriers generated in a region deeper than the depletion layer.
그러나, 포토 다이오드(9)의 고속 응답성이라는 점에서는 공핍층의 폭을 넓혀 공핍층 외의 생성 캐리어를 억제하는 편이 바람직하다. 제8도의 구조에서는 P형 에피택셜층(2)에 오토 도프층(11)이 중첩되기 때문에 불순물 농도가 증대하여 공핍층의 확대가 곤란하다는 결점이 있었다.However, in view of the fast response of the photodiode 9, it is preferable to widen the width of the depletion layer to suppress the production carriers other than the depletion layer. In the structure of FIG. 8, since the auto dope layer 11 overlaps the P-type epitaxial layer 2, impurity concentration increases and it is difficult to enlarge a depletion layer.
또한, P형 에피택셜층(2)를 적층하면 장치가 억셉터 불순물로 오염되므로 N형 에피택셜층 성장용 장치와는 분리해야 하고, 일반적인 다른 바이폴라 IC와의 라인의 공용화가 곤란하다는 결점이 있었다.In addition, when the P-type epitaxial layer 2 is laminated, the device is contaminated with acceptor impurities, so that the device must be separated from the N-type epitaxial layer growth device, and it is difficult to share the line with other bipolar ICs in general.
본 발명은 상술한 결점을 감안하여 이루어진 것으로, 기판(23)상에 도핑하지 않은 상태로 적층한 제1 에피택셜층(24)과, 이 제1 에피택셜층(24)상에 적층한 N형의 제2 에피택셜층(25), 제1 및 제2 에피택셜층(24, 25)을 완전히 관통하는 분리 영역(26), 제2 에피택셜층(25)의 표면에 형성한 포토 다이오드(21)의 N+형 확산 영역(30), 제1 및 제2 에피택셜층(24, 25)의 경계에 형성한 N+형 매립층(34), 이 매립층(34)상의 제2 에피택셜층(25) 표면에 형성한 NPN 트랜지스터(22)를 구비함으로써, 고속 포토 다이오드(21)와 NPN 트랜지스터(22)를 일체화한 광 반도체 장치를 제공하는 것이다.The present invention has been made in view of the above-described drawbacks, and the first epitaxial layer 24 laminated on the substrate 23 without being doped and the N-type stacked on the first epitaxial layer 24 are described. Photodiode 21 formed on the surface of the second epitaxial layer 25, the isolation region 26 penetrating completely through the first and second epitaxial layers 24 and 25, and the second epitaxial layer 25. N + type buried layer 34 formed at the boundary between N + type diffusion region 30, first and second epitaxial layers 24, 25, and the second epitaxial layer 25 on the buried layer 34. By providing the NPN transistor 22 formed on the surface), the optical semiconductor device which integrated the high speed photodiode 21 and NPN transistor 22 is provided.
본 발명에 따르면, 제1 에피택셜층(24)과 제2 에피택셜층(25)의 접합에 의해 포토 다이오드(21)를 형성할 수 있다. 제1 에피택셜층(24)을 도핑하지 않은 상태로 적층했기 때문에, 공핍층은 제1 에피택셜층(24)의 막 두께분 만큼 매우 두껍게 확대할 수 있다. 따라서 포토 다이오드의 용량을 저감할 수 있는 것 외에, 공핍층에서의 광 흡수율을 증대시켜 공핍층 외의 생성 캐리어의 발생을 억제할 수 있다.According to the present invention, the photodiode 21 can be formed by bonding the first epitaxial layer 24 and the second epitaxial layer 25. Since the first epitaxial layer 24 is laminated without being doped, the depletion layer can be enlarged very thick by the thickness of the first epitaxial layer 24. Therefore, the capacity of the photodiode can be reduced, and the light absorption in the depletion layer can be increased to suppress generation of product carriers other than the depletion layer.
이하, 본 발명의 일 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
제1도는 포토 다이오드(21)와 NPN 트랜지스터(22)를 포함한 IC의 단면도이다. 제1도에 있어서, 참조 번호 23은 P형 단결정 실리콘 반도체 기판이고, 참조 번호 24는 기판(23)상에 기상 성장법에 의해 도핑하지 않은 상태로 적층한 두께 15~20의 제1 에피택셜층이며, 참조 번호 25는 제1 에피택셜층(24)상에 기상 성장법에 의해 인(P)을 도핑한 상태로 적층한 두께 4~6의 비저항인 것을 이용하고, 제1 에피택셜층이다. 기판(23)은 일반적인 바이폴라 IC의 것보다 불순물 농도가 낮은 40~60 의 제2 에피택셜층(24)은 도핑하지 않은 상태로 적층함으로써, 적층시에 1000 이상, 확산 영역을 형성하기 위한 열처리후의 완성시에 200~1500 의 비저항을 갖는다. 제2 에피택셜층(25)은 인(P)를 1015~1016cm-3정도 도핑시킴으로써 0.5~3.0 의 비저항을 갖는다.1 is a cross-sectional view of an IC including a photodiode 21 and an NPN transistor 22. In FIG. 1, reference numeral 23 denotes a P-type single crystal silicon semiconductor substrate, and reference numeral 24 denotes a thickness of 15 to 20 which is laminated on the substrate 23 without being doped by vapor phase growth. Is a first epitaxial layer of which reference numeral 25 denotes a thickness of 4 to 6 deposited on the first epitaxial layer 24 in a doped state of phosphorus (P) by vapor phase growth method. It is a 1st epitaxial layer using what is a specific resistance of. Substrate 23 has 40-60 impurity concentration lower than that of conventional bipolar IC Second epitaxial layer 24 is laminated in an undoped state, so that Above, 200-1500 at the time of completion after the heat treatment to form the diffusion region Has a specific resistance of. The second epitaxial layer 25 is 0.5 to 3.0 by doping phosphorus (P) about 10 15 ~ 10 16 cm -3 Has a specific resistance of.
제1 및 제2 에피택셜층(24, 25)는 양자를 완전히 관통하는 P+형 확산 영역(26)에 의해 포토 다이오드(21) 형성 부분과 NPN 트랜지스터(22) 형성 부분으로 전기적으로 분리된다. 이 분리 영역(26)은 기판(23) 표면에서 상·하 방향으로 확산한 제1 분리 영역(27)과, 제1 및 제2 에피택셜층(24, 25)의 경계에서 상·하 방향으로 확산한 제2 분리 영역(28), 제2 에피택셜층 표면에서 형성한 제3 분리 영역(29)으로 이루어지고, 3가지를 연결함으로써 제1 및 제2 에피택셜층(24 및 25)을 아일랜드 형태로 분리한다.The first and second epitaxial layers 24 and 25 are electrically separated into the photodiode 21 forming portion and the NPN transistor 22 forming portion by the P + type diffusion region 26 completely penetrating both. The separation region 26 is in the up-and-down direction at the boundary between the first separation region 27 diffused in the vertical direction from the surface of the substrate 23 and the first and second epitaxial layers 24 and 25. The second separation region 28 diffused and the third separation region 29 formed on the surface of the second epitaxial layer. The three and the third isolation regions 28 and 25 form the first and second epitaxial layers 24 and 25. Separate in form.
포토 다이오드(21)부의 제2 에피택셜층(25) 표면에는 포토 다이오드(21)의 캐소드로 되는 N+형 확산 영역(30)을 거의 전면에 형성한다. 제2 에피택셜층(25)의 표면은 산화막(31)으로 덮히고, 산화막(31)을 부분적으로 개구한 콘택트홀을 통해 캐소드 전극(32)이 N+형 확산 영역(30)에 콘택트한다. 또 분리 영역(26)을 포토 다이오드(21)의 애노드측 저항 인출 영역으로서 애노드 전극(33)이 분리 영역(16)의 표면에 콘택트한다.On the surface of the second epitaxial layer 25 of the photodiode 21 portion, an N + type diffusion region 30 serving as a cathode of the photodiode 21 is formed almost on the entire surface. The surface of the second epitaxial layer 25 is covered with the oxide film 31, and the cathode electrode 32 contacts the N + type diffusion region 30 through a contact hole partially opening the oxide film 31. Further, the anode electrode 33 contacts the surface of the isolation region 16 as the isolation region 26 as the anode side resistance lead-out region of the photodiode 21.
NPN 트랜지스터(22)부의 제1 및 제2 에피택셜층(24 및 25)의 경계부에는 N+형 매립층(34)이 매립되어 있다. 매칩층(34) 윗쪽의 제2 에피택셜층(25) 표면에는 NPN 트랜지스터(22)의 P형 베이스 영역(35), N+형 에미터 영역(36) 및 N+형 콜렉터 콘택트 영역(37)을 형성한다.An N + type buried layer 34 is embedded in the boundary between the first and second epitaxial layers 24 and 25 of the NPN transistor 22. On the surface of the second epitaxial layer 25 above the chip layer 34, the P-type base region 35, the N + type emitter region 36, and the N + type collector contact region 37 of the NPN transistor 22 are formed. To form.
각 확산 영역상에는 Al 전극(38)이 콘택트되고, 산화막(31)상에서 연장하는 Al 배선이 각 소자를 연결함으로써, 포토 다이오드(21)가 광신호 입력부를 구성하고, NPN 트랜지스터(22)가 다른 소자와 함께 신호 처리 회로를 구성한다.The Al electrode 38 is contacted on each diffusion region, and the Al wiring extending on the oxide film 31 connects each element, so that the photodiode 21 constitutes an optical signal input portion, and the NPN transistor 22 is another element. Together with the signal processing circuit.
다음에 포토 다이오드(21)의 작용을 설명한다.Next, the operation of the photodiode 21 will be described.
포토 다이오드(21)는 캐소드 전극(32)에 +5V와 같은 Vcc 전위를, 애노드 전극(33)에 GND 전위를 인가한 역 바이어스 상태에서 동작된다. 이와 같은 역 바이어스를 인가하면, 포토 다이오드(21)의 제1 및 제2 에피택셜층(24 및 25)의 경계부로부터 공핍층이 확산하고, 제1 에피택셜층(24)이 높은 비저항층이므로, 특히 제1 에피택셜층(24) 내에서 크게 확산된다. 이 공핍층은 기판(23)에 도달할 때까지 용이하게 확산되어 두께 20~25인 매우 두꺼운 공핍층을 얻을 수 있다. 이 때문에, 포토 다이오드(21)의 접합 용량을 저감하여 고속 응답을 가능하게 한다.The photodiode 21 is operated in a reverse bias state in which a Vcc potential such as + 5V is applied to the cathode electrode 32 and a GND potential is applied to the anode electrode 33. When such a reverse bias is applied, the depletion layer diffuses from the boundary portions of the first and second epitaxial layers 24 and 25 of the photodiode 21, and since the first epitaxial layer 24 is a high resistivity layer, In particular, it is largely diffused in the first epitaxial layer 24. This depletion layer is easily diffused until it reaches the substrate 23 and has a thickness of 20 to 25. A very thick depletion layer can be obtained. For this reason, the junction capacitance of the photodiode 21 is reduced and high speed response is made possible.
또 본 발명에 있어서도, 각 확산 영역의 열처리에 의해 기판(23) 중의 불순물(붕소)이 제1 에피택셜층(24) 중에서 확산되어 P형인 오토 도프층을 형성한다. 그러나, 도핑하지 않은 상태로 중첩하기 때문에 불순물 농도는 그만큼 높아지지 않고, 기판(23)으로서 40~60 의 비교적 낮은 불순물 농도의 것을 이용하면 이런 효과가 증배된다. 그 때문에, 열확산에 의한 오토 도프층은 공핍층의 확산을 저해하지 않고, 이점에서도 두꺼운 공핍층을 얻을 수 있다.Moreover, also in this invention, the impurity (boron) in the board | substrate 23 diffuses in the 1st epitaxial layer 24 by heat processing of each diffusion area | region, and forms a P-type auto dope layer. However, because they overlap in an undoped state, the impurity concentration does not increase so much, and is 40 to 60 as the substrate 23. This effect is multiplied by using a relatively low impurity concentration of. Therefore, the auto doped layer due to thermal diffusion does not inhibit the diffusion of the depletion layer, and a thick depletion layer can be obtained even at this advantage.
또한, 제1 에피택셜층(24)를 도핑하지 않은 상태로 적층하면 에피택셜 성장 공정중, 에피택셜층은 기판(23)이나 제1 분리 영역(27)에서 흩어진 붕소(B)가 실리콘 원자와 재결합하여 퇴적하거나, 외계로부터의 예기치 못한 불순물(주로 붕소)의 침입에 의해 진성층에 매우 가까운 P형층으로 될 수 있다. 그러나, N형으로 반전하는 것은 있을 수 없는 일이기 때문에, N형의 제2 에피택셜층(25)을 형성함으로써 공핍층 형성에 적절한 PIN 접합 또는 PN 접합을 용이하게 형성할 수 있다.In addition, when the first epitaxial layer 24 is laminated without dope, in the epitaxial growth process, boron (B) dispersed in the substrate 23 or the first separation region 27 may be separated from the silicon atoms. It may be recombined and deposited, or it may become a P-type layer very close to the intrinsic layer by the intrusion of unexpected impurities (mainly boron) from the outer world. However, since it is impossible to invert to N-type, by forming the N-type second epitaxial layer 25, it is possible to easily form a PIN junction or a PN junction suitable for the depletion layer formation.
또, 제1 에피택셜층(24)의 두께 이상의 두꺼운 공핍층이 얻어지기 때문에, 입사광의 흡수 효율이 높고, 그 만큼 포토 다이오드(21)의 심부에서 발생하는 캐리어 (공핍층 외의 생성 캐리어)의 비율도 감소하여 포토 다이오드(21)의 고속화를 도모할 수 있다.In addition, since a thick depletion layer having a thickness greater than or equal to the thickness of the first epitaxial layer 24 is obtained, the absorption efficiency of incident light is high, so that the proportion of carriers (generating carriers other than the depletion layer) generated at the deep portion of the photodiode 21. Also, the photodiode 21 can be speeded up.
또한, 광 입사에 의해 발생한 캐리어는 애노드측에서는 저저항인 분리 영역(26)을 통해 애노드 전극(33)에 도달하기 때문에, 포토 다이오드(21)의 직렬 저항을 작게 할 수 있다. 캐소드측은 전면을 덮도록 형성한 N+형 확산 영역(30)에서 회수하기 때문에, 직렬 저항을 작게 할 수 있다.In addition, since the carrier generated by the light incident reaches the anode electrode 33 through the isolation region 26 which is low on the anode side, the series resistance of the photodiode 21 can be reduced. Since the cathode side recovers in the N + type diffusion region 30 formed to cover the entire surface, the series resistance can be reduced.
제1도의 구조는 이하의 제조 방법에 의해 달성할 수 있다.The structure of FIG. 1 can be achieved by the following manufacturing methods.
먼저 P형 기판(23)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 선택 마스크로 한다. 그리고 기판(23) 표면에 분리 영역(26)의 제1 분리 영역(27)을 형성하는 붕소(B)를 확산한다(제2도).First, an oxide film is formed by thermally oxidizing the surface of the P-type substrate 23, and the oxide film is photoetched to form a selection mask. Then, boron B, which forms the first separation region 27 of the separation region 26, is diffused on the surface of the substrate 23 (FIG. 2).
다음에, 선택 마스크로서 이용한 산화막을 모두 제거한 후, 기판(23)을 에피택셜 성장 장치의 서셉트(suscept)상에 배치하고, 램프 가열에 의해 기판(23)에 1140℃ 정도의 고온을 인가함과 동시에 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써, 도핑하지 않은 상태의 제1 에피택셜층(24)를 15~20성장시킨다. 이와 같이, 도핑하지 않은 상태로 성장시키면, 전공정이 종료한 완성시에 200~1500 의 높은 비저항층으로 형성할 수 있다(제3도).Next, after removing all the oxide film used as a selection mask, the board | substrate 23 is arrange | positioned on the suscept of an epitaxial growth apparatus, and high temperature of about 1140 degreeC is applied to the board | substrate 23 by lamp heating. At the same time, by introducing SiH 2 Cl 2 gas and H 2 gas into the reaction tube, the first epitaxial layer 24 in the undoped state is 15 to 20. To grow. In this way, when grown in the undoped state, 200-1500 at the completion of the previous process is completed. It can be formed of a high resistivity layer of (Fig. 3).
다음에, 제1 에피택셜층(24) 표면을 열산화하여 선택 마스크를 형성하고, NPN 트랜지스터(22)의 N+형 매립층(34)를 형성하는 안티몬을 확산한다. 이러한 열처리로 제1 분리 영역(27)도 조금 확산된다.Next, the surface of the first epitaxial layer 24 is thermally oxidized to form a selection mask, and antimony is then diffused to form the N + type buried layer 34 of the NPN transistor 22. This heat treatment also slightly diffuses the first separation region 27.
이어서, 선택 마스크를 변경하여 분리 영역(26)의 제2 분리 영역(28)을 형성하는 붕소(B)를 확산한다. 그리고 산화막을 부착하면서 기판(23) 전체를 열처리하여 제1 및 제2 분리 영역(27 및 28)을 확산시킴으로써 양자를 연결한다. 본 공정에서 제1 분리 영역(27)은 8~10, 제2 분리 영역(28)은 6~8확산된다(제4도). 그후 산화막을 제거하여 제1 에피택셜층(24)상에 막 두께가 4~6인 인 도프의 제2 에피택셜층(25)를 형성한다(제5도).Subsequently, the selection mask is changed to diffuse boron B, which forms the second separation region 28 of the separation region 26. The entire substrate 23 is heat-treated while the oxide film is attached, thereby diffusing the first and second separation regions 27 and 28 to connect the two. In this process, the first separation region 27 is 8 to 10. , The second separation area 28 is 6-8 Diffuse (FIG. 4). After that, the oxide film is removed to form a film thickness of 4 to 6 on the first epitaxial layer 24. A second epitaxial layer 25 of phosphorous dope is formed (FIG. 5).
이어서, 제2 에피택셜층(25) 표면을 열산화하여 선택 마스크를 형성하고, 분리 영역(26)의 제3 분리 영역(29)을 형성하는 붕소(B)를 확산하고 열처리해서 제2 및 제3 분리 영역(28 및 29)을 연결한다. 이 공정에서 제2 분리 영역(28)은 상방향으로 4~5, 제3 분리 영역(29)은 1~3확산된다(제6도).Subsequently, the surface of the second epitaxial layer 25 is thermally oxidized to form a selection mask, and boron B, which forms the third separation region 29 of the separation region 26, is diffused and heat treated to form the second and second layers. 3 Connect the separation zones 28 and 29. In this process, the second separation region 28 is 4 to 5 in the upward direction. , The third separation area 29 is 1 to 3 Diffuse (Figure 6).
그 다음 베이스 확산을 행하여, NPN 트랜지스터(22)의 베이스 영역(35)을 형성하고, 또 에미터 확산을 행하여 NPN 트랜지스터(22)의 에미터 영역(36)과 콜렉터 콘택트 영역(37) 및 포토 다이오드(21)의 N+형 확산 영역(30)을 형성한다(제7도). 또 제3 분리 영역(29)는 상기 베이스 확산으로 형성할 수도 있다.Then, base diffusion is performed to form the base region 35 of the NPN transistor 22, and emitter diffusion is performed to emitter region 36, the collector contact region 37, and the photodiode of the NPN transistor 22. An N + type diffusion region 30 of 21 is formed (FIG. 7). In addition, the third isolation region 29 may be formed by the base diffusion.
그 후, Al의 퇴적과 포토 에칭에 의해 각종 전극 배선을 형성함으로써 제1도의 구조를 달성할 수 있다.Thereafter, the structure of FIG. 1 can be achieved by forming various electrode wirings by deposition of Al and photoetching.
이상 설명한 바와 같이, 본 발명에 따르면 도핑하지 않은 상태로 제1 에피택셜층(24)을 적층했기 때문에, 공핍층을 제1 에피택셜층(24) 내에서 매우 두껍게 확산시킬 수 있다. 따라서, 접합 용량이 작고, 광 흡수율을 향상시켜 공핍층 외의 생성 캐리어의 발생을 억제할 수 있기 때문에 응답 속도가 매우 빠른 포토 다이오드(21)를 제공할 수 있는 이점이 있다.As described above, according to the present invention, since the first epitaxial layer 24 is laminated without being doped, the depletion layer can be very thickly diffused in the first epitaxial layer 24. Therefore, there is an advantage that the photodiode 21 having a very fast response speed can be provided because the junction capacitance is small and the light absorption can be improved to suppress generation of product carriers other than the depletion layer.
또한, 고농도 비저항의 분리 영역(26)이 기판(23)까지 도달하기 때문에 포토 다이오드(21)의 직렬 저항을 현저히 저감할 수 있는 등, 분리 영역(26)이 포토 다이오드(21)와 NPN 트랜지스터(22)를 완전히 분리하고 있기 때문에 기생 효과 등을 방지할 수 있는 이점이 있다.In addition, since the isolation region 26 having a high concentration specific resistance reaches the substrate 23, the series resistance of the photodiode 21 can be significantly reduced, such that the isolation region 26 includes the photodiode 21 and the NPN transistor ( Since 22) is completely separated, there is an advantage to prevent the parasitic effect.
또, 도핑하지 않은 상태로 적층함으로써 불순물 농도의 제어가 불필요하기 때문에 고 비저항층이 용이하게 얻어지는 이점을 갖는 등, 에피택셜 성장 장치를 다량의 붕소(B)로 오염시키지 않기 때문에 장치의 보수가 용이하고, 타기종과의 라인 공용화가 가능하다는 이점을 갖는다.In addition, since the control of the impurity concentration is unnecessary by laminating without dope, the epitaxial growth apparatus is not contaminated with a large amount of boron (B), such as having an advantage of easily obtaining a high resistivity layer. In addition, there is an advantage that the line can be shared with other models.
또한, 막 두께가 두꺼운 제1 에피택셜층(24)를 제1 및 제2 분리 영역(27 및 28)으로 분리하기 때문에, 제2 분리 영역(28)을 얇게 할 수 잇고, 그 만큼 횡방향 확산도 적게 할 수 있다. 이 때문에, 제2 분리 영역(28)과 N+매립층(34)와의 내압이 크게 되고, NPN 트랜지스터(22)의 미세화에도 기여할 수 있다는 이점이 있다.In addition, since the first epitaxial layer 24 having a thick film is separated into the first and second separation regions 27 and 28, the second separation region 28 can be made thinner, and the lateral diffusion thereof is increased by that much. You can do less. For this reason, the breakdown voltage between the second isolation region 28 and the N + buried layer 34 becomes large, and there is an advantage that it can contribute to miniaturization of the NPN transistor 22.
Claims (3)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028623A JP2620655B2 (en) | 1991-02-22 | 1991-02-22 | Optical semiconductor device |
| JP91-28623 | 1991-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920017284A KR920017284A (en) | 1992-09-26 |
| KR100208645B1 true KR100208645B1 (en) | 1999-07-15 |
Family
ID=12253681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920002722A KR100208645B1 (en) | 1991-02-22 | 1992-02-21 | Optical semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2620655B2 (en) |
| KR (1) | KR100208645B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186587A (en) * | 1997-12-18 | 1999-07-09 | Sanyo Electric Co Ltd | Photodetecting element |
| JP2001284629A (en) * | 2000-03-29 | 2001-10-12 | Sharp Corp | Circuit integrated light receiving element |
| JP4582111B2 (en) * | 2007-05-01 | 2010-11-17 | ソニー株式会社 | Semiconductor device and manufacturing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800827B2 (en) * | 1988-02-12 | 1998-09-21 | 浜松ホトニクス株式会社 | Optical semiconductor device and method for manufacturing the same |
-
1991
- 1991-02-22 JP JP3028623A patent/JP2620655B2/en not_active Expired - Lifetime
-
1992
- 1992-02-21 KR KR1019920002722A patent/KR100208645B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920017284A (en) | 1992-09-26 |
| JPH04267561A (en) | 1992-09-24 |
| JP2620655B2 (en) | 1997-06-18 |
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