KR100207499B1 - Pad-open i/o cell layout design method for core limit design - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000013461 design Methods 0.000 title claims abstract description 23
- 238000011161 development Methods 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
본 발명은 코어 리미트 설계를 위한 패드-오픈 입/출력 셀 개발시 개발 시간 향상을 위한 패드-오픈 입/출력 셀의 레이아웃 배치 방법에 관한 것이다.The present invention relates to a layout arrangement method of a pad-open input / output cell for improving development time when developing a pad-open input / output cell for a core limit design.
코어 리미트 설계를 위한 패드-오픈 입/출력 셀의 레이 아웃 배치 방법에 있어서, 패드의 상부쪽에 위치시킨 레벨 쉬프터(Level Shifter)와, 패드의 하부쪽에 위치시킨 출력 NMOS 드라이버와, 트랜지스터 개수가 부족한 경우에는 PMOS/NMOS 프리-드라이버를 하나 더 오른쪽에 배치시키고 패드의 우측 상부쪽에 위치시킨 PMOS/NMOS 프리-드라이버와, 개수가 부족한 경우 리시버를 하나 더 오른쪽에 배치시키고 우측 하부쪽에 위치시킨 PMOS 및 NMOS 리시버와, 패드의 우측에 위치시킨 풀-업/풀-다운 트랜지스터와, 패드의 우측에 위치시킨 저항과, 효율을 극대화하게 패드 주위에 수직 수평으로 지나도록 배치한 파워 링(power ring)을 포함하는 것을 특징으로 하는 개발 시간 향상을 위한 패드-오픈 입/출력 셀의 레이아웃 배치 방법을 제공하는 것이다. 따라서, 본 발명에 따르면, 풀-커스텀(Full-custom) 입/출력 셀 설계에 전통적인 게이트 어레이 방법을 도입해 개발기간을 단축시키고 개발 비용을 줄일 수 있을 뿐만 아니라 입/출력 셀의 길이(hight)를 최소화하고, 폭(width)을 가변(variable)화하는 패드-오픈 설계의 경우 효율적인 입/출력 셀의 개발을 가능하게 할 수 있다.In the layout method of pad-open input / output cells for core limit design, the level shifter located on the upper side of the pad, the output NMOS driver located on the lower side of the pad, and the number of transistors are insufficient. PMOS / NMOS pre-drivers with one more PMOS / NMOS pre-driver placed on the right side of the pad and on the upper right side of the pad, and PMOS and NMOS receivers with one more receiver on the right side, if not enough. And a pull-up / pull-down transistor positioned on the right side of the pad, a resistor placed on the right side of the pad, and a power ring disposed vertically and horizontally around the pad to maximize efficiency. The present invention provides a method of arranging pad-open input / output cells for improving development time. Thus, according to the present invention, the introduction of the traditional gate array method in full-custom input / output cell design not only shortens the development period and reduces the development cost, but also the length of the input / output cell. In the case of a pad-open design that minimizes the size and varies the width, efficient input / output cells may be developed.
Description
본 발명은 반도체 장치의 입/출력 셀의 설계 방법에 관한 것으로, 특히 코어 리미트(core limit) 설계를 위한 패드-오픈 입/출력 셀 개발시 개발 시간 향상을 위한 패드-오픈(pad-open) 입/출력 셀의 설계 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of designing an input / output cell of a semiconductor device, and in particular, a pad-open input for improving development time when developing a pad-open input / output cell for designing a core limit. It relates to a design method of an output cell.
현재 개발중인 입/출력 셀의 개발 방법을 설계 관점에서 살펴보면 크게 두 가지로 분류된다.Looking at the development method of the input / output cells currently under development from the design point of view, it is classified into two.
첫째 방법은 패드-리미트 입/출력으로서, 전통적으로 게이트 어레이(Gate Array) 에이식(ASIC) 제품군에 사용되었다. 이 방법의 장점은 소프트웨어(software)에 의한 접근으로 인하여 다분히 체계적인 입/출력 셀 개발이 가능하므로 개발 시기를 단축시킴으로서 개발비용을 절감할 수 있다는 것이다. 반면에 입/출력 셀의 길이(hight)가 폭(width)에 비해 상당히 비대하므로 특정 디자인의 경우 칩(Chip) 면적의 1/3 이상을 점유하는 비대한 입/출력 셀이 될 수 있다.The first method is a pad-limit input / output, which has traditionally been used in the Gate Array ASIC family. The advantage of this method is that the software-based approach allows for the development of systematic input / output cells, which reduces the development time by reducing the development time. On the other hand, since the height of the input / output cell is considerably larger than the width, it can be a large input / output cell that occupies more than one third of the chip area in a specific design.
둘째 방법은 코어-리미트 입/출력 셀으로서, 전통적으로 표준 셀(standard cell), 마이크로 제품군에 다양하게 사용되었다. 이 방법의 장점은 특정 디자인에 가장 적합한 입/출력 셀의 개발이 가능하다는 데에 있다. 반면에, 소수의 입/출력 셀 개발에 불필요한 개발 인력을 투입해야 하는 관계로 개발비용을 증가시키게 된다.The second method is a core-limit input / output cell, which has traditionally been used in a variety of standard cell and micro product lines. The advantage of this method is that it allows the development of input / output cells that are best suited for a particular design. On the other hand, the development cost is increased because unnecessary development manpower is required to develop a few input / output cells.
본 발명이 이루고자 하는 기술적 과제는, 최근에 에이식(ASIC) 분야에서 가장 중요한 것이 소비자가 원하는 특정 사양을 만족시키고, 최적화된 입/출력 셀을 개발함과 동시에 그 개발 시간을 단축시키는 것이므로, 이를 위해 상기 두 가지 방법을 비교, 검토하여 각각의 장점을 최대한 살릴 수 있는 패드-오픈 입/출력 셀의 설계 방법을 제안하는 것이다.The technical problem to be achieved by the present invention is that in recent years, the most important in the field of ASIC is to satisfy the specific specifications desired by the consumer, and to reduce the development time while developing an optimized input / output cell. To compare and examine the two methods to propose a method of designing a pad-open input / output cell that can take full advantage of the advantages.
도 1은 본 발명에 의한 패드-오픈 입/출력 셀의 구조에 관한 개략 도면이다.1 is a schematic diagram of a structure of a pad-open input / output cell according to the present invention.
도 2는 본 발명에 의한 양방향(Bi-directional) 입/출력 셀의 레이아웃에 관한 도면.2 is a layout of a bi-directional input / output cell according to the present invention.
도 3a와 도 3b는 본 발명에 의한 파워 패드와 그라운드 패드의 입/출력 셀의 레이아웃에 관한 도면.3A and 3B are views of the layout of input / output cells of a power pad and a ground pad according to the present invention;
상기 과제를 달성하기 위한 본 발명은, 코어 리미트 설계를 위한 패드-오픈 입/출력 셀의 레이 아웃 배치 방법에 있어서, 패드의 상부쪽에 위치시킨 레벨 쉬프터(Level Shifter)와, 패드의 하부쪽에 위치시킨 출력 NMOS 드라이버와, 트랜지스터 개수가 부족한 경우에는 PMOS/NMOS 프리-드라이버를 하나 더 오른쪽에 배치시키고 패드의 우측 상부쪽에 위치시킨 PMOS/NMOS 프리-드라이버와, 개수가 부족한 경우 리시버를 하나 더 오른쪽에 배치시키고 우측 하부쪽에 위치시킨 PMOS 및 NMOS 리시버와, 패드의 우측에 위치시킨 풀-업/풀-다운 트랜지스터와, 패드의 우측에 위치시킨 저항과, 효율을 극대화하게 패드 주위에 수직 수평으로 지나도록 배치한 파워 링(power ring)을 포함하는 것을 특징으로 하는 개발 시간 향상을 위한 패드-오픈 입/출력 셀의 레이아웃 배치 방법을 제공하는 것이다.In order to achieve the above object, the present invention provides a layout method for laying out pad-open input / output cells for core limit design, comprising: a level shifter positioned at an upper side of a pad and a lower position of a pad; Place the output NMOS driver, one more PMOS / NMOS pre-driver if the number of transistors is insufficient, one more PMOS / NMOS pre-driver in the upper right side of the pad, and one more receiver if the number is insufficient PMOS and NMOS receivers located on the lower right side, pull-up / pull-down transistors located on the right side of the pads, resistors located on the right side of the pads, and placed vertically and horizontally around the pad for maximum efficiency. A method of arranging the layout of pad-open input / output cells for improving development time, comprising a power ring Balls to.
상기 출력 드라이버, 상기 프리-드라이버 및 상기 리시버는 예시(instance)화된 것으로 가변할 수 있도록 한다.The output driver, the pre-driver and the receiver can be varied as illustrated.
상기 레벨 쉬프터는 혼합 전압 디자인(Mixed Voltage Design)의 경우에 사용되도록 예시화하고 단일 전압 디자인(Single Voltage Design)의 경우에는 사용하지 않는다.The level shifter is illustrated to be used in the case of a mixed voltage design and is not used in the case of a single voltage design.
상기 출력 NMOS 드라이버는 현재 가장 널리 쓰이는 최대 전류가 12㎃로 되도록 설계하고 24㎃가 필요한 경우 출력 NMOS 드라이버를 하나 더 왼쪽에 배치하여 병렬로 사용하게 한다.The output NMOS driver is designed to have a maximum current of 12mA, and if needed 24mA, place one more output NMOS driver to the left for parallel use.
상기 프리 드라이버는 하이(H),로우(L), 하이임피던스(Z)의 3-상태(state)를 구현한다.The pre-driver implements a three-state of high (H), low (L), and high impedance (Z).
상기 PMOS 및 NMOS 리시버는 TTL과 CMOS 레벨 인터페이스(interface)역할을 한다.The PMOS and NMOS receivers serve as TTL and CMOS level interfaces.
상기 풀-업/풀-다운 트랜지스터는 상태 유지 트랜지스터로서 다양한 값을 갖는 예시(instance)를 만들어 참조(reference)할 수 있게 만든다.The pull-up / pull-down transistors are state holding transistors that make and reference various values.
상기 저항은 입력 보호 저항(input protection resistance)으로서 클럭 입력의 경우에는 사용하지 않는다.The resistor is input protection resistance and is not used for clock input.
상기 패드-오픈 입/출력 셀은 파워 및 그라운드 패드의 레이아웃에 적용할 수 있다.The pad-open input / output cells can be applied to the layout of the power and ground pads.
따라서, 본 발명에 따르면, 풀-커스텀(Full-custom) 입/출력 셀 설계에 전통적인 게이트 어레이 방법을 도입해 개발기간을 단축시키고 개발 비용을 줄일 수 있을 뿐만 아니라 입/출력 셀의 길이(hight)를 최소화하고, 폭(width)을 가변(variable)화하는 패드-오픈 설계의 경우 효율적인 입/출력 셀의 개발을 가능하게 할 수 있다.Thus, according to the present invention, the introduction of the traditional gate array method in full-custom input / output cell design not only shortens the development period and reduces the development cost, but also the length of the input / output cell. In the case of a pad-open design that minimizes the size and varies the width, efficient input / output cells may be developed.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
본 발명에서는 특정한 디자인에 국한된 입/출력 셀 개발보다는 체계적이고 소프트웨어의 지원이 가능한 패드-오픈 입/출력 셀 개발에 초점을 맞추었다.The present invention focuses on developing a pad-open input / output cell that is systematic and software-supportable, rather than developing input / output cells specific to a specific design.
도 1은 본 발명에 따른 패드-오픈 입/출력 셀의 구조에 관한 개략 도면이다.1 is a schematic diagram of a structure of a pad-open input / output cell according to the present invention.
상기 도 1에서 레벨 쉬프터(Level Shifter:11)는 혼합 전압 디자인(Mixed Voltage Design)의 경우에 사용되도록 예시(instance)화 하였다. 따라서 단일 전압 디자인(Single Voltage Design)의 경우 레벨 쉬프터는 사용되지 않는다. 레벨 쉬프터는 전압 레벨 변환기로서, 통상적으로 5V에서 3V로 혹은 3V에서 5V로의 변환에 사용한다. 출력 PMOS 드라이버(31)와 출력 NMOS 드라이버(32)는 드라이버 회로로서 전류 싱크/소스(current sink/source)로 사용된다. 출력 NMOS 드라이버(32)는 현재 가장 널리 쓰이는 최대 12㎃가 되도록 설계하였다. 여기서 24㎃가 필요한 경우 출력 NMOS 드라이버를 하나 더 병렬로 사용하게 한다. 이때, 동일한 출력 NMOS 드라이버를 기존의 출력 NMOS 드라이버(32)의 왼쪽에 배치시킨다. 이것은 출력 PMOS 드라이버 경우도 마찬가지이다.In FIG. 1, the level shifter 11 is illustrated to be used in the case of a mixed voltage design. Therefore, the level shifter is not used in the single voltage design. The level shifter is a voltage level converter, typically used for conversion from 5V to 3V or from 3V to 5V. The output PMOS driver 31 and the output NMOS driver 32 are used as current sinks / sources as driver circuits. The output NMOS driver 32 is designed to be up to 12kHz, the most widely used at present. If 24µs are required, use one more output NMOS driver in parallel. At this time, the same output NMOS driver is placed to the left of the existing output NMOS driver 32. The same is true for the output PMOS driver.
PMOS 프리-드라이버(pre-driver:21)와 NMOS 프리-드라이버(22)는 하이(H), 로우(L), 하이임피던스(Z)의 3-상태(3-state)를 구현한다. PMOS/NMOS 프리-드라이버의 트랜지스터 개수가 부족한 경우 PMOS/NMOS 프리-드라이버를 하나 더 오른쪽에 배치시킨다. PMOS 리시버(81)와 NMOS 리시버(82)는 TTL/CMOS 레벨 인터페이스(interface)이다. 리시버의 경우도 프리-드라이버와 마찬가지로 트랜지스터 개수가 부족한 경우 PMOS/NMOS 리시버를 하나 더 오른쪽에 배치시킨다.The PMOS pre-driver 21 and the NMOS pre-driver 22 implement a three-state of high (H), low (L), and high impedance (Z). If the transistor count of the PMOS / NMOS pre-driver is not enough, place one more PMOS / NMOS pre-driver to the right. PMOS receiver 81 and NMOS receiver 82 are TTL / CMOS level interfaces. In the case of the receiver, like the pre-driver, if the number of transistors is insufficient, one more PMOS / NMOS receiver is placed to the right.
풀-업/다운(Pull-up/down) 트랜지스터(72)는 상태 유지(state-sustain) 트랜지스터로서, 다양한 값을 갖는 예시(instance)를 만들어 참조(reference)화 하였다.The pull-up / down transistor 72 is a state-sustain transistor, and is made by reference to an example having various values.
저항(65)은 입력 보호 저항(input protection resistance)으로서 클럭 입력의 경우에는 사용하지 않는다. 패드(PAD:41)는 리드프레임(leadframe)과 와이어(wire)로 본딩(bonding)되는 곳이다. 그 근처에 입력 보호 회로로서 N-P 다이오드(51)와 P-N 다이오드(52)를 배치하였다. 또한, 파워 링(power ring:95)을 도면에서와 같이 배치함으로서 효율을 극대화하였다.The resistor 65 is an input protection resistance and is not used in the case of a clock input. The pad PAD 41 is a place where a leadframe is bonded with a wire. In the vicinity, an N-P diode 51 and a P-N diode 52 were disposed as an input protection circuit. In addition, the power ring (power ring 95) is arranged as shown in the figure to maximize the efficiency.
도 2는 본 발명에 따른 양방향(Bi-directional) 입/출력 셀의 레이-아웃에 관한 도면이고, 도 3a와 도 3b는 본 발명에 따른 파워 패드와 그라운드 패드의 입/출력 셀의 레이-아웃에 관한 도면을 나타낸 것이다. 본 발명에 의한 패드-오픈 입/출력 셀의 설계 방법은 파워 패드 및 그라운드 패드의 레이아웃에 적용할 수 있다.Figure 2 is a view of the layout of the bi-directional input / output cells according to the present invention, Figures 3a and 3b is a layout of the input / output cells of the power pad and ground pad in accordance with the present invention It shows a drawing relating to. The method of designing a pad-open input / output cell according to the present invention can be applied to the layout of a power pad and a ground pad.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
따라서, 상술한 바와 같이 본 발명에 따르면, 풀-커스텀(Full-custom) 입/출력 셀 설계에 전통적인 게이트 어레이 방법을 도입해 개발기간을 단축시키고 개발 비용을 줄일 수 있을 뿐만 아니라 입/출력 셀의 길이(hight)를 최소화하고, 폭(width)을 가변(variable)화하는 패드-오픈 설계의 경우 효율적인 입/출력 셀의 개발을 가능하게 할 수 있다.Therefore, as described above, according to the present invention, the conventional gate array method can be introduced into a full-custom input / output cell design to shorten the development time and reduce the development cost, as well as the input / output cell. Pad-open designs that minimize length and vary the width may enable the development of efficient input / output cells.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039142A KR100207499B1 (en) | 1996-09-10 | 1996-09-10 | Pad-open i/o cell layout design method for core limit design |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039142A KR100207499B1 (en) | 1996-09-10 | 1996-09-10 | Pad-open i/o cell layout design method for core limit design |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980020623A KR19980020623A (en) | 1998-06-25 |
| KR100207499B1 true KR100207499B1 (en) | 1999-07-15 |
Family
ID=19473254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960039142A KR100207499B1 (en) | 1996-09-10 | 1996-09-10 | Pad-open i/o cell layout design method for core limit design |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100207499B1 (en) |
-
1996
- 1996-09-10 KR KR1019960039142A patent/KR100207499B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980020623A (en) | 1998-06-25 |
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