KR100207454B1 - Isolation method of semiconductor device - Google Patents
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Abstract
p-bottom층의 확산을 위한 시간을 절감하는 개선된 아이솔레이션 방법에 관한 것이다.An improved isolation method that saves time for the diffusion of the p-bottom layer.
본 발명에 따른 아이솔레이션 방법은 pn접합 아이솔레이션의 형성 방법에 있어서, 기판 상의 소정 부분에 n+매립층을 형성하는 공정 ; 기판 상의 상기 n+매립층을 형성 공정에 의해 결과된 n+매립층의 옆부분에 제1p-bottom층을 형성하는 공정 ; 상기 제1p-bottom 형성 공정의 결과물 상에 소정의 두께를 갖는 제1에피택셜층을 형성하는 공정 ; 상기 제1에피택셜층 형성 공정에서 결과된 제1에픽택셜층의 표면으로부터 제1p-bottom층에 이르는 제2p-bottom층을 형성하는 공정 ; 상기 제2p-bottom 형성 공정의 결과물 상에 소정의 두께를 갖는 제2에피택셜층을 형성하는 공정의 결과물 상에 소정의 두께를 갖는 제2에픽택셜층을 형성하는 공정 ; 및 상기 제2에피택셜층 형성 공정에서 결과된 제2에피택셜층의 표면으로부터 제2p-bottom층에 이르는 트랜치를 형성하는 공정을 포함함을 특징으로 한다.An isolation method according to the present invention includes a method of forming a pn junction isolation, comprising: forming an n + buried layer in a predetermined portion on a substrate; Forming a first p-bottom layer on a side of the n + buried layer resulting from the step of forming the n + buried layer on the substrate; Forming a first epitaxial layer having a predetermined thickness on the resultant of the first p-bottom forming step; Forming a second p-bottom layer from the surface of the first epitaxial layer resulting from the first epitaxial layer forming step to the first p-bottom layer; Forming a second epitaxial layer having a predetermined thickness on the resultant of the step of forming a second epitaxial layer having a predetermined thickness on the resultant of the second p-bottom forming step; And forming a trench from the surface of the second epitaxial layer resulting from the second epitaxial layer forming process to the second p-bottom layer.
본 발명에 따른 아이솔레이션 방법은 p-bottom층에 확산이 줄어들고, 열확산 과정이 생략되어 아이솔레이션의 형성을 위해 소요되는 시간이 적어지는 효과가 있다.The isolation method according to the present invention has the effect that the diffusion is reduced in the p-bottom layer, the heat diffusion process is omitted, so that the time required for formation of the isolation is reduced.
Description
제1도는 종래의 아이솔레이션 방법을 보이는 단면도이다.1 is a cross-sectional view showing a conventional isolation method.
제2도는 본 발명에 따른 아이솔레이션 방법을 보이는 공정 단면도이다.2 is a process sectional view showing an isolation method according to the present invention.
제3도는 제2도에 도시된 아이솔레이션 방법을 적용한 트랜지스터의 구조를 보이는 단면도이다.3 is a cross-sectional view showing the structure of a transistor to which the isolation method shown in FIG. 2 is applied.
본 발명은 반도체 장치의 pn접합 아이솔레이션(pn junction isolation) 방법에 관한 것으로서 더욱 상세하게는 p-bottom층의 확산을 위한 시간을 절감하는 개선된 아이솔레이션 방법에 관한 것이다.The present invention relates to a pn junction isolation method of a semiconductor device, and more particularly, to an improved isolation method for saving time for diffusion of a p-bottom layer.
pn접합 아이솔레이션에서는 일반적으로 에피택셜층(n형)을 기판에 이르는 p형 확산에 의해 분리하지만 고전압 트랜지스터 등에서와 같이 에피택셜층이 두꺼운 경우나 비저항이 낮은 경우에는 많은 시간이 소요된다는 문제점이 있다.In the pn junction isolation, the epitaxial layer (n-type) is generally separated by p-type diffusion to the substrate, but there is a problem in that it takes a long time when the epitaxial layer is thick or the specific resistance is low, such as in a high voltage transistor.
그리고, 트랜치를 이용하여 아이솔레이션을 하려 해도 에피택셜층의 두께가 두꺼워서 트랜치를 형성하는 데 어려움이 있다.In addition, even when the trench is to be isolated, it is difficult to form the trench because the epitaxial layer is thick.
본 발명은 상기한 문제점의 적어도 일부분을 해결하기 위하여 안출된 것으로서 p-bottom층, 트랜치, 그리고 더블 에피택셜층을 이용하여 아이솔레이션을 행하는 개선된 아이솔레이션 방법을 제공하는 것을 그 목적으로 한다.It is an object of the present invention to provide an improved isolation method for isolating using a p-bottom layer, a trench, and a double epitaxial layer as devised to solve at least part of the above-mentioned problems.
상기의 목적을 달성하는 본 발명에 따른 아이솔레이션 방법은 pn접합 아이솔레이션의 형성 방법에 있어서, 기판 상의 소정 부분 n+매립층을 형성하는 공정 ; 기판 상의 상기 n+매립층을 형성 공정에 의해 결과된 n+매립층의 옆부분에 제1p-bottom층을 형성하는 공정 ; 상기 제1p-bottom 형성 공정의 결과물 상에 소정의 두께를 갖는 제1에피택셜층을 형성하는 공정 ; 상기 제1에피택셜층 형성 공정에서 결과된 제1에피택셜층의 표면으로부터 제1p-bottom층에 이르는 제2p-bottom 층을 형성하는 공정 ; 상기 제2p-bottom 형성 공정의 결과물 상에 소정의 두께를 갖는 제2에피택셜층을 형성하는 공정 ; 및 상기 제2에피택셜층 형성 공정에서 결과된 제2에피택셜층의 표면으로부터 제2p-bottom층에 이르는 트랜치를 형성하는 공정을 포함함을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.An isolation method according to the present invention for achieving the above object comprises the steps of: forming a predetermined portion n + buried layer on a substrate; Forming a first p-bottom layer on a side of the n + buried layer resulting from the step of forming the n + buried layer on the substrate; Forming a first epitaxial layer having a predetermined thickness on the resultant of the first p-bottom forming step; Forming a second p-bottom layer from the surface of the first epitaxial layer resulting from the first epitaxial layer forming step to the first p-bottom layer; Forming a second epitaxial layer having a predetermined thickness on the resultant of the second p-bottom forming step; And forming a trench from the surface of the second epitaxial layer resulting from the second epitaxial layer forming process to the second p-bottom layer. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 종래의 아이솔레이션 방법에 의해 형성된 트랜지스터의 구조를 보이는 단면도이다. 제1도에 도시된 아이솔레이션 방법은 더블 아이솔레이션을 이용한 것이다.1 is a cross-sectional view showing the structure of a transistor formed by a conventional isolation method. The isolation method shown in FIG. 1 uses double isolation.
더블 아이솔레이션에서는 미리 기판 내에 n+매립층과 동시에 p+매립층도 형성해 두고 에피택셜층의 상하에서 아이솔레이션 확산(더블 아이솔레이션)을 하는 것으로서 단일의 아이솔레이션 확산을 이용하는 것보다는 장점이 있으나 역시 직지 않은 시간이 소요된다.In double isolation, p + buried layer is formed at the same time as n + buried layer in advance, and isolation diffusion (double isolation) is performed on the upper and lower epitaxial layers, which is more advantageous than using single isolation diffusion, but it also takes time. .
제1도에 있어서 참조부호 10은 n+컬렉터 매립층이고, 12는 제1p-bottomp 층이고, 14는 확산에 의해 형성된 제2p-bottom 층이다.In FIG. 1, reference numeral 10 denotes an n + collector buried layer, 12 denotes a first p-bottomp layer, and 14 denotes a second p-bottom layer formed by diffusion.
제1도에 도시된 장치는 에피텍셜층(16)이 형성된 이후에 확산에 의해 에피텍셜층(16)의 상부에서부터 제1p-bottom층(12)에 이르는 제2p-bottom층(14)을 형성하기 때문에 에피텍셜층(16)이 두껍거나 비저항이 큰 경우에는 확산을 위한 시간이 많이 소요된다.The device shown in FIG. 1 forms a second p-bottom layer 14 from the top of the epitaxial layer 16 to the first p-bottom layer 12 by diffusion after the epitaxial layer 16 is formed. Therefore, when the epitaxial layer 16 is thick or has a large specific resistance, it takes a long time for diffusion.
다른 방법으로서 에피텍셜층(16)의 상부에서부터 제1p-bottom층(12)에 이르는 제2p-bottom층(14) 대신에 트렌치를 형성하고, 이에 폴리 실리콘을 매립하는 방법이 있으나 역시 에피텍셜층(16)이 두꺼울 경우 트렌치를 형성하기가 어렵다.As another method, a trench may be formed instead of the second p-bottom layer 14 extending from the top of the epitaxial layer 16 to the first p-bottom layer 12, and the polysilicon may be buried therein. If (16) is thick, it is difficult to form a trench.
제2도는 본 발명에 따른 아이솔레이션 방법을 보이는 공정 단면도이다. 본 발명에 따른 방법은 제2p-bottom층을 형성하기 위한 더블 아이솔레이션 방법과 트렌치를 이용한 방법을 병행하여 실시함에 의해 개선된 아이솔레이션 방법을 제공한다.2 is a process sectional view showing an isolation method according to the present invention. The method according to the present invention provides an improved isolation method by carrying out a parallel isolation method for forming a second p-bottom layer and a method using a trench.
구체적으로 두꺼운 에피텍셜층을 두 번에 나누어 형성하고, 첫 번재 에피텍셜층 형성 이후에 제2p-bottom층을 형성하고, 두 번째 에피텍셜층 형성이후에 두 번째 에피텍셜층에서 제2p-bottom층에 이르는 트렌치를 형성함으로서 아이솔레이션을 위한 시간을 절감시킨다.Specifically, the thick epitaxial layer is formed in two portions, the second p-bottom layer is formed after the formation of the first epitaxial layer, and the second p-bottom layer is formed from the second epitaxial layer after the formation of the second epitaxial layer. Forming trenches down to saves time for isolation.
제2a도에 도시된 것은 기판(20) 상의 일부분에 n+매립층(22)이 형성된 것을 보이는 것이다.2a shows that n + buried layer 22 is formed on a portion of the substrate 20.
제2b도에 도시된 것은 pn접합 아이솔레이션이 형성될 부분에 p-bottom층(24)을 형성한 것을 보이는 것이다.2b shows that the p-bottom layer 24 is formed at the portion where the pn junction isolation is to be formed.
제2c도에 도시된 것은 기판(20), n+매립층(22), 그리고 p-bottom층(24)을 덮는 제1에피택셜층(26)이 형성된 것을 보이는 것이다.2c shows that the first epitaxial layer 26 covering the substrate 20, the n + buried layer 22, and the p-bottom layer 24 is formed.
제2d도에 도시된 것은 제1에피택셜층(26)의 표면으로부터 제1p-bottom층(24)에 이르는 제2p-bottom층(28)이 형성된 것을 보이는 것이다. 이렇게, p-bottom층을 두 번에 걸쳐 형성함으로써 p-bottom의 확산 폭을 줄여 준다.2d shows that a second p-bottom layer 28 is formed from the surface of the first epitaxial layer 26 to the first p-bottom layer 24. Thus, by forming the p-bottom layer twice, the diffusion width of the p-bottom is reduced.
제2e도에 도시된 것은 제1에피텍셜층(26)과 제2p-bottom층(28)을 덮는 제2에피텍셜층(30)이 형성된 것을 보이는 것이다.2e shows that the second epitaxial layer 30 covering the first epitaxial layer 26 and the second p-bottom layer 28 is formed.
제2f도에 도시된 것은 제22에피택셜층(30)의 표면으로부터 제2p-bottom층(28)에 이르는 트랜치(32)를 형성한 것을 보이는 것이다.Shown in FIG. 2F is the formation of a trench 32 from the surface of the twenty-second epitaxial layer 30 to the second p-bottom layer 28.
제2g도에 도시된 것은 트랜치(32)에 실리콘(34)을 매립하여 아이솔레이션을 완성한 것을 보이는 것이다. 트랜치(32)는 주지하는 바와 같이 산화층을 성장시키고 폴리 실리콘을 채운 뒤 화학적 기계적으로 연마(polishing)하여 완성시킨다.Shown in FIG. 2G is the completion of isolation by embedding silicon 34 in trench 32. The trench 32 is completed by growing an oxide layer, filling polysilicon, and chemically mechanical polishing, as is well known.
본 발명에서는 종래의 열확산 공정 대신 트랜치 공정을 사용함으로써 매립층의 확산이 억제된다. 따라서, 에피텍셜층의 유효 두께가 커지게 되어 동일한 에피텍셜층의 두께에 대해 종래의 것에 비해 내압이 커지게 된다.In the present invention, the diffusion of the buried layer is suppressed by using a trench process instead of the conventional thermal diffusion process. Therefore, the effective thickness of the epitaxial layer is increased, so that the internal pressure becomes larger than the conventional one for the thickness of the same epitaxial layer.
제3도는 제2도에 도시된 아이솔레이션 방법을 적용한 트랜지스터의 구조를 보이는 단면도이다.3 is a cross-sectional view showing the structure of a transistor to which the isolation method shown in FIG. 2 is applied.
상술한 바와 같이 본 발명에 따른 아이솔레이션 방법은 p-bottom의 확산이 줄어들고, 열확산 과정이 생략되어 아이솔레이션의 형성을 위해 소요되는 시간이 적어지는 효과가 있다.As described above, the isolation method according to the present invention has the effect of reducing the diffusion of the p-bottom and the time required for forming the isolation by reducing the thermal diffusion process.
또한, 본 발명의 아이솔레이션 방법에 의하면 실제적인 에피텍셜층의 두께가 적어도 충분한 내압을 갖는 트랜지스터를 구현할 수 있는 효과를 갖는다.In addition, the isolation method of the present invention has the effect of implementing a transistor having at least sufficient breakdown voltage of the actual epitaxial layer.
또한, 본 발명의 아이솔레이션 방법에 의하면 p-bottom의 확산이 줄어들어 트랜지스터의 사이즈를 적게 할 수 있고, 기생 트랜지스터에 의한 영향도 적어지는 이점이 있다.In addition, according to the isolation method of the present invention, the diffusion of the p-bottom is reduced, so that the size of the transistor can be reduced, and the influence of the parasitic transistor is also reduced.
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| KR1019950069718A KR100207454B1 (en) | 1995-12-30 | 1995-12-30 | Isolation method of semiconductor device |
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| KR1019950069718A KR100207454B1 (en) | 1995-12-30 | 1995-12-30 | Isolation method of semiconductor device |
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Family Applications (1)
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| KR1019950069718A KR100207454B1 (en) | 1995-12-30 | 1995-12-30 | Isolation method of semiconductor device |
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1995
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