KR100205522B1 - Thin film transistor array panel and its fabrication method - Google Patents
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Abstract
본 발명은 액정표시장치의 박막트랜지스터 어레이 기판에 관한 것으로, 박막트랜지스터 어레이의 개구율을 향상 시켜 높은 화면 휘도(brightness)와 저소비전력의 액정소비장치의 제공에 적합하도록, 기판과, 기판상에 형성된 적어도 하나이상의 게이트 버스라인과, 게이트 버스라인에 교차하도록 형성된 데이터 버스라인과, 게이트 버스라인에 게이트 전극이 연결되고, 데이터 버스라인에 일채널 전극이 연결된 박막트랜지스터와, 박막트랜지스터 및 게이트 버스라인과 데이터 버스라인이 서로 교차하여 정의되는 사이영역에 형성된 컬러필터, 컬러필터 상부에 형성되되, 컬러필터에 형성된 콘택홀을 통하여 박막트랜지스터의 타 채널전극에 연결되는 화소전극을 포함하여 이루어 지는 것을 특징으로 하는 박막트랜지스터 어레이 기판이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate of a liquid crystal display device, comprising: a substrate and at least one formed on the substrate so as to improve the aperture ratio of the thin film transistor array and to be suitable for providing a high brightness and low power consumption liquid crystal display device At least one gate bus line, a data bus line formed to intersect the gate bus line, a thin film transistor having a gate electrode connected to the gate bus line, and a single channel electrode connected to the data bus line, a thin film transistor, a gate bus line and data A color filter formed in an inter-region defined by the bus lines intersecting with each other, and formed on the color filter, and including pixel electrodes connected to other channel electrodes of the thin film transistor through contact holes formed in the color filter. A thin film transistor array substrate.
Description
제1도는 종래의 박막트랜지스터 어레이 기판 및 컬러필터 기판의 단면도.1 is a cross-sectional view of a conventional thin film transistor array substrate and a color filter substrate.
제2도는 본 발명에 따른 박막트랜지스터 어레이 기판의 구조를 설명하기 위하여 예시한 도면.2 is a diagram illustrating the structure of a thin film transistor array substrate according to the present invention.
제3도 및 제4도는 본 발명에 따른 박막 트레지스터 어레이 기판 제조방법의 일실시예를 도시한 도면.3 and 4 illustrate an embodiment of a method for manufacturing a thin film transistor array substrate according to the present invention.
제5도는 본 발명에 따른 박막트렌지스터 어레이 기판 제조방법의 다른 실시예를 도시한 도면.5 is a view showing another embodiment of a method for manufacturing a thin film transistor array substrate according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 하판 2 : 상판1: lower plate 2: upper plate
10, 20, 30, 40 : 기판 11, 31-1, 41-1 : 게이트 전극10, 20, 30, 40: substrate 11, 31-1, 41-1: gate electrode
12, 32, 42 : 게이트절연막 13, 33, 43 : 활성층12, 32, 42: gate insulating film 13, 33, 43: active layer
14, 44 : 에치스토퍼 15, 34-1, 45-1 : 소오스전극14, 44: etch stopper 15, 34-1, 45-1: source electrode
16, 35, 46 : 드레인전극 17 : 보호막16, 35, 46: drain electrode 17: protective film
18, 38, 49 : 화소전극 21 : 블랙 매트릭스18, 38, 49: pixel electrode 21: black matrix
22, 37, 48 : 컬러필터 23 : 공통전극22, 37, 48: color filter 23: common electrode
31-2 : 게이트버스라인 34-2, 45-2 : 데이터 버스라인31-2: gate bus line 34-2, 45-2: data bus line
36, 47 : 스토리지 용량전극36, 47: storage capacitor electrode
본 발명은 액정표시장치의 박막트랜지스터 어레이 기판에 관한 것으로, 박막트렌지스터 어레이의 개구율을 향상시켜 높은 화면 휘도(brightness)와 저소비전력의 액정표시장치의 제공에 적합하도록 한 박막트랜지스터 어레이 기판 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate of a liquid crystal display device. The present invention relates to a thin film transistor array substrate and a method for manufacturing a liquid crystal display device having high screen brightness and low power consumption by improving the aperture ratio of the thin film transistor array. It is about.
종래의 일반적인 박막트랜지스터 액정 표시장치는 크게 박막트렌지스터 어레이 기판(이하 "하판"이라고 한다.)과 컬러필터(color filter) 기판 (이하 "상판"이라고 한다.)과 두 기판 사이에 액정이 채워진 구조를 갖는다. 즉, 스위칭 소자인 박막트랜지스터와 박막트래지스터의 드레인 전극에 연결된 화소전극을 기본 단위로 하는 화소(PLXEL : Picture Element)가 종횡으로 배열되어 있고, 일방향을 따라서 각 박막트렌지스터의 게이트 전극을 서로 연결하는 복수개의 게이트 버스라인과, 일방향을 따라서 각 박막트렌지스터의 일 체널전극을 서로 연결하는 복수개의 데이터 버스라인이 하판에 형성되고, 상판에는 각 화소에 대응하여 RGB(Red-Green-Blue)중 하나의 색소를 가지도록 컬러필터가 형성되어 있다. 그리고, 각 컬러필터들의 사이 즉 박막트랜지스터 어레이 기판의 데이터 버스라인, 게이트 버스라인 및 박막트랜지스터영역의 상부에 해당되는 영역에는 크롬으로 형성된 블랙 매트릭스가 형성되어 있다. 컬러필터와 블랙 매트릭스 표면에는 보호막이 형성되어 있고, 그 상부에는 화소전극에 대응하여 액정에 전기장을 걸어주는 공통전극이 형 되어 있다.A conventional thin film transistor liquid crystal display device is a structure in which a liquid crystal is filled between a thin film transistor array substrate (hereinafter referred to as "bottom plate"), a color filter substrate (hereinafter referred to as "top plate"), and two substrates. Have That is, a pixel (PLXEL: Picture Element) based on the pixel electrode connected to the drain electrode of the thin film transistor and the thin film transistor, which are switching elements, is vertically and horizontally arranged, and the gate electrodes of each thin film transistor are connected to each other along one direction. A plurality of gate bus lines and a plurality of data bus lines connecting one channel electrode of each thin film transistor along one direction are formed on the lower plate, and the upper plate corresponds to one of red-green-blue (RGB) corresponding to each pixel. The color filter is formed to have a pigment. A black matrix formed of chromium is formed between each color filter, that is, in an area corresponding to the data bus line, the gate bus line, and the thin film transistor region of the thin film transistor array substrate. A protective film is formed on the surface of the color filter and the black matrix, and a common electrode is formed on the upper part of the substrate to apply an electric field to the liquid crystal corresponding to the pixel electrode.
제1도는 종래에 따른 박막트랜지스터 액정표시장치의 하판(1)과 이에 대응되어 액정을 사이에 두고 배치되는 상판(2)의 구조를 설명하기 위하여 예시한 단면도로서, 먼저, 하판(1)에는 기판(10)상에 게이트 전극(11)이 형성되어 있고, 그 상부에 실리콘질화막 등의 투명절연물질인 게이트 절연막(12)이 있으며, 그 상부에는 게이트 전극을 덮도록 비정질 실리콘 등의 반도체 물질인 활성층(13)이 있으며, 활성층(13)을 보호하기 위한 실리콘질화막 등의 에치스토퍼(14)가 있으며, 그 상부에 활성층(13) 및 에치스토퍼(14)를 일부 중첩하도록 형성된 소오스 전극(15)과 드레인 전극(16)이 서로 분리 형성되어 있고, 그 상부에는 드레인 전극(16)영역상에 콘택홀이 형성된 보호막(17)이 전면에 걸쳐 있으며, 그 상부에는 드레인 전극과 연결된 화소전극(18)이 투명도전물질로 형성되어 있다.FIG. 1 is a cross-sectional view illustrating the structure of a lower plate 1 of a thin film transistor liquid crystal display according to the related art and an upper plate 2 corresponding to a liquid crystal interposed therebetween. First, a lower plate 1 includes a substrate. A gate electrode 11 is formed on (10), and there is a gate insulating film 12, which is a transparent insulating material such as a silicon nitride film, on top of which an active layer, which is a semiconductor material such as amorphous silicon, is covered to cover the gate electrode. And an etch stopper 14 such as a silicon nitride film for protecting the active layer 13, and a source electrode 15 formed to partially overlap the active layer 13 and the etch stopper 14 thereon. The drain electrodes 16 are formed separately from each other, and a protective film 17 having contact holes formed on the drain electrode 16 region is disposed over the entire surface, and a pixel electrode 18 connected to the drain electrode is formed thereon. With transparent conductive material Formed.
그리고, 상판(2)에는 하판(1)에 형성된 박막트랜지스터와 게이트 버스라인 및 데이터 버스라인에 대응하도록 불투 명물질로 기판(20)위에 블랙 매트릭스(21)가 형성되어 있고, 블랙 매트릭스(21)의 가장자리와 일부 중첩되도록 컬러필터(22)가 형성되어 있으며, 블랙 매트릭스 및 컬러필터(22)의 표면을 덮도록 투명도전물질로 공통 전극(23)이 기판 전면에 걸쳐 형성되어 있다.In the upper plate 2, a black matrix 21 is formed on the substrate 20 with an opaque material to correspond to the thin film transistor, the gate bus line, and the data bus line formed on the lower plate 1, and the black matrix 21 is formed on the upper plate 2. The color filter 22 is formed to partially overlap the edge of the substrate, and the common electrode 23 is formed on the entire surface of the substrate using a transparent conductive material to cover the surface of the black matrix and the color filter 22.
이 때, 블랙 매트릭스(21)와 컬러필터(22)가 서로 일부 영역이 중첩되도록 형성되는데, 이것은 상판(2)과 하판(1)사이에 액정을 개제하여 합착하는 과정에서 요구되는 합착마진과 백라이트(back light)에서 조사된 빛이 회절 또는 산란되는 빛샘현상을 방지하는 마진을 고려한 것이다.At this time, the black matrix 21 and the color filter 22 are formed so that some regions overlap each other, which is required for the bonding margin and the backlight required in the process of bonding the liquid crystal between the upper plate 2 and the lower plate 1. Considering the margin to prevent the light leakage phenomenon that the light irradiated from the (back light) is diffracted or scattered.
이와 같은 종래의 일반적인 박막트랜지스터 액정표시장치는 상판과 하판의 합착마진 및 빛샘현상 방지마진의 고려로 인해, 실제적인 개구율이 줄어드는 문제점이 있었다.Such a conventional thin film transistor liquid crystal display device has a problem in that the actual aperture ratio is reduced due to the consideration of the bonding margin of the upper and lower plates and the prevention of light leakage phenomenon.
종래의 이러한 문제점을 해결하기 위하여 하판에 블랙 매트릭스를 형성하므로서 상·하판 합착에 의한 블랙 매트릭스 영역 오정렬의 요인이 없어져, 빛샘현상을 방지하는 마진만큼만 넓게 블랙 매트릭스를 형성할 수 있으므로, 높은 개구율을 가질 수 있는 박막트랜지스터 액정표시장치의 기술이 제안된 바 있다.In order to solve the conventional problems, the black matrix is formed on the lower plate so that the misalignment of the black matrix area due to the upper and lower plate bonding is eliminated, and the black matrix can be formed as wide as the margin preventing light leakage. A technology of a thin film transistor liquid crystal display device has been proposed.
또다른 종래의 박막트랜지스터 액정표시장치로서 하판 제조시, 박막트랜지스터의 게이트 버스라인, 데이터 버스라인 및 박막트랜지스터를 덮도록 보호막 상부에 비도전성 안료분산형 감광성수지인 블랙 레진(black resin)으로 블랙 매트릭스를 형성하는 기술이 제안된 바 있다.Another conventional thin film transistor liquid crystal display is a black matrix made of black resin, which is a non-conductive pigment dispersion type photosensitive resin, on the upper portion of the protective film to cover the gate bus line, data bus line, and thin film transistor of the thin film transistor. A technique for forming a has been proposed.
그러나, 위의 개량된 두 종래기술의 경우에도 빛샘현상을 방지하기 위한 마진을 고려하여 블랙 매트릭스를 형성하여야 하므로 개구율 증대에 한계가 있다.However, even in the above two improved prior arts, a black matrix must be formed in consideration of a margin for preventing light leakage, and thus there is a limit in increasing the aperture ratio.
그래서, 본 발명은 합착마진 및 빛샘현상을 방지하기 위한 마진을 최소화할 수 있도록, 기판과, 기판상에 형성된 적어도 하나이상의 게이트 버스라인과, 게이트 버스라인에 교차하도록 형성된 데이터 버스라인과, 게이트 버스라인에 게이트 전극이 연결되고, 데이터 버스라인에 일채널 전극이 연결된 박막트랜지스터와, 박막트랜지스터 및 게이트 버스라인과 데이터 버스라인이 서로 교차하여 정의되는 사이영역에 형성된 컬러필터와, 컬러필터 상부에 형성되되, 컬러필터에 형성된 콘텍홀을 텅하여 박막트랜지스터의 타 채널전극에 연결되는 화소전극을 포함하여 이루어지는 박막트랜지스터 어레이 기판이다.Thus, the present invention provides a substrate, at least one gate busline formed on the substrate, a data busline formed to intersect the gate busline, and a gate bus so as to minimize the margin for preventing the adhesion margin and the light leakage phenomenon. A thin film transistor having a gate electrode connected to the line and a single channel electrode connected to the data bus line, a color filter formed in an interregion where the thin film transistor and the gate bus line and the data bus line are defined to cross each other, and formed on the color filter. The thin film transistor array substrate includes a pixel electrode connected to another channel electrode of the thin film transistor by releasing contact holes formed in the color filter.
또한, 본 발명은 위에서 설명한 구조의 박막트랜지스터 어레이 기판을 제조하기 위하여, 기판상에 도전물질로 게이트 전극 및 게이트 버스라인을 형성하는 단계와, 게이트 전극 및 게이트 버스라인과 기판 위에 절연물질과 비장질실리콘을 연속으로 적층하고, 비정질실리콘을 패터닝하여 제1절연층과 활성층을 형성하는 단계와, 활성층 및 제1절연층의 노출된 표면에 금속물질을 적층한 후, 패터닝하여, 활성층의 일부와 각각 접촉 연결되는 소오스 전극 및 드레인 전극과, 소오스 전극에 연결되어 게이트 버스라인과 교차하는 데이터 버스라인을 형성하는 단계와, 노출된 전표면 위에 비도전성의 염료 또는 안료를 이용하여 컬러필터를 형성하는 단계와, 컬러필터상에 드레인 전극의 일부를 노출 시키는 드레인전극콘텍홀을 형성하는 단계와 드레인전극콘택홀 내부 및 컬러필터 상부에 투명도전물질을 적층한후, 패턴식각하여 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판 제조방법이다.In addition, the present invention is to form a thin film transistor array substrate of the structure described above, the step of forming a gate electrode and a gate bus line with a conductive material on the substrate, and the insulating material and the insulating material on the gate electrode and the gate bus line and the substrate Stacking silicon in succession and patterning amorphous silicon to form a first insulating layer and an active layer, laminating a metal material on the exposed surfaces of the active layer and the first insulating layer, and then patterning the portion of the active layer Forming a source bus and a drain electrode in contact with each other, a data busline connected to the source electrode and intersecting with the gate busline, and forming a color filter on the exposed entire surface using a non-conductive dye or pigment. And forming a drain electrode contact hole exposing a part of the drain electrode on the color filter. After stacking the contact hole, the inner and the color filter a transparent conductive material on the top, a thin film transistor array substrate manufacturing method comprising the steps of: forming a pixel electrode pattern by etching.
그리고, 본 발명은 기판상에 도전 물질로 게이트 전극 및 게이트 버스라인을 형성하는 단계와, 게이트 전극 및 게이트 버스라인과 기판 위에 절연물질과 비정질실리콘을 연속으로 적층하고,비정질실리콘을 패터닝하여 제1절연층과 활성층을 형성하는 단계와, 제1절연층과 활성층의 노출된 표면에 실리콘질화막을 증착하여 에치스토퍼를 형성하는 단계와, 활성층과 에치스토퍼 및 제1절연층의 노출된 표면에 금속물질을 적층한 후, 패터닝하여, 활성층 및 에치스토퍼의 일부와 각각 접촉 연결되는 소오스 전극 및 드레인 전극과, 소오스 전극에 연결되며 게이트 버스라인과 교차하는 데이터 버스라인을 형성하는 단계와, 노출된 전표면 위에 비도전성의 염료 또는 안료를 이용하여 컬러필터를 이용하는 단계와, 컬러필터에 드레인 전극의 일부를 노출시키는 드레인전극홀콘택홀을 형성하는 단계와, 드레인전극콘택홀 내부 및 컬러필터 상부에 투명 도전물질을 적층한 후, 패턴식각하여 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판 제조방법이다.The present invention provides a method of forming a gate electrode and a gate bus line using a conductive material on a substrate, and sequentially stacking an insulating material and amorphous silicon on the gate electrode and the gate bus line and the substrate, and patterning the amorphous silicon. Forming an insulating layer and an active layer, depositing a silicon nitride film on an exposed surface of the first insulating layer and the active layer to form an etch stopper, and a metal material on the exposed surfaces of the active layer, the etch stopper and the first insulating layer After stacking, patterning, forming a source electrode and a drain electrode in contact with each of the active layer and the portion of the etch stopper, and a data busline connected to the source electrode and intersecting the gate busline, the exposed entire surface Using a color filter using a non-conductive dye or pigment above, and exposing a portion of the drain electrode to the color filter Is a thin film transistor array substrate manufacturing method comprising and, after stacking the drain electrode contact hole inside and the color filter a transparent conductive material on the top, forming a pixel electrode by pattern etching to form a drain electrode hole contact hole.
제2도는 본 발명에 따른 박막트랜지스터 어레이 기판 즉, 하판의 일 실시예를 예시한 도면으로, 제2도의 (a)는 한 화소를 중심으로 한 평면도이고, 제2도의 (b)는 A-A절단선을 이용한 박막트랜지스터 영역의 단면구조를 도시한 단면도이고, 제2도의 (c)는 B-B절단선을 이용한 스토리지 용량 영역의 단면구조를 도시한 단면도이다.2 is a view illustrating an embodiment of a thin film transistor array substrate, that is, a lower plate according to the present invention. FIG. 2A is a plan view centering on one pixel, and FIG. 2B is an AA cutting line. Fig. 2 is a cross-sectional view showing the cross-sectional structure of the storage capacitor region using the BB cutting line.
먼저, 제2도의 (a)와 같이, 본 발명에 따른 하판은 기판(30)상에 서로 연결 형성된 게이트 전극(31-1)/게이트 버스라인(31-2)이 복수개 형성되어 있고, 게이트 전극(31-1)/게이트 버스라인(31-2)의 게이트 전극부를 덮는 활성층(33)이 게이트 절연막을 개재하여 형성되어 있다. 그리고, 활성층(33)과 일부 중첩하는 소오스 전극(34-1)/데이터 버스라인(34-2)이 있고, 이에 대응하여 드레인 전극(35)이 활성층(33)과 일부 중첩하도록 형성되어 있다. 그리고, 이웃하는 두 소오스 전극(34-1)/데이터 버스라인(34-2)사이에 이들 소오스 전극(34-1)/데이터 버스라인(34-2)과 일부 중첩되는 컬러필터(37)가 형성되어 있다. 또한, 컬러필터(37)에 형성된 콘택홀(TD)(TS)을 통하여 드레인전극(35)과 연결되는 화소전극(38)이 소오스 전극(34-1)/데이터 버스라인(34-2) 및 게이트 전극(31-1)/게이트 버스라인(31-2)과 일부 중첩되도록 형성되어 있다.First, as shown in FIG. 2A, in the lower plate according to the present invention, a plurality of gate electrodes 31-1 and gate bus lines 31-2 connected to each other are formed on the substrate 30, and the gate electrodes are formed. An active layer 33 covering the gate electrode portion of the (31-1) / gate bus line 31-2 is formed via the gate insulating film. The source electrode 34-1 / data bus line 34-2 partially overlaps the active layer 33, and the drain electrode 35 is formed to partially overlap the active layer 33. In addition, a color filter 37 partially overlapping the source electrodes 34-1 / data bus lines 34-2 between two neighboring source electrodes 34-1 / data bus lines 34-2 is provided. Formed. In addition, the pixel electrode 38 connected to the drain electrode 35 through the contact hole T D (T S ) formed in the color filter 37 is a source electrode 34-1 / data bus line 34-2. ) And the gate electrode 31-1 / gate bus line 31-2.
한편, 이웃하는 단의 게이트 전극(31-1)/게이트 버스라인(31-2) 위에 게이트 절연막(도면 미도시)을 개재하여 스토리지용량전극(36)이 형성되어 있어서, 이를 덮는 컬러필터에 콘택홀(스토리지용량전극콘택홀)(Ts)을 형성하여 화소전극(38)과 연결되도록 구성한 스토리지 용량이 있다.On the other hand, the storage capacitor electrode 36 is formed on the adjacent gate electrode 31-1 / gate bus line 31-2 via a gate insulating film (not shown), and contacts the color filter covering the same. There is a storage capacity configured to be connected to the pixel electrode 38 by forming a hole (storage capacitor electrode contact hole) Ts.
이러한 하판의 각 영역에 대한 단면구조를 살펴보면, 제2도의 (b)와 같이, 기판(30)상에 크롬 또는 알루미늄등의 금속으로 게이트 전극(31-1)이 형성되어 있고, 그 위에 게이트 전극(31-1)을 덮도록 실리콘질화막 또는 실리콘산화막인 게이트 절연막(32)이 형성되어 있다. 게이트 절연막(32)을 사이에 두고 게이트 전극(31-1)가 중첩되게 비정질 실리콘으로 활성층(33)이 형성되어 있으며, 활성층(33)위에는 일측으로 소오스 전극(34-1)이 있고, 게이트 전극(31-1)가 중첩되는 영역에서 서로 분리되어 드레인 전극(35)이 타측에 형성되어 있다. 이때, 게이트 전극(31-1)은 게이트 버스라인(도면 미도시)가 연결 형성되어 있으며, 소오스 전극(34-1)은 게이트 버스라인(도면 미도시)가 서로 교차하는 데이터 버스라인(도면 미도시)과 연결 형성되어 있다.Looking at the cross-sectional structure of each area of the lower plate, as shown in (b) of FIG. 2, the gate electrode 31-1 is formed on the substrate 30 with a metal such as chromium or aluminum, and the gate electrode thereon. A gate insulating film 32, which is a silicon nitride film or a silicon oxide film, is formed to cover 31-1. The active layer 33 is formed of amorphous silicon so that the gate electrode 31-1 overlaps with the gate insulating layer 32 interposed therebetween, and the source electrode 34-1 is located on one side of the active layer 33. The drain electrodes 35 are formed on the other side, separated from each other in the region where the 31-1 overlap. In this case, a gate bus line (not shown) is connected to the gate electrode 31-1, and the source electrode 34-1 is a data bus line (not shown) where the gate bus lines (not shown) cross each other. Is connected with).
한편, 이와 같은 구조의 박막트랜지스터의 소오스 전극(34-1)과 드레인 전극(35) 및 게이트 전극상부의 활성층(33) 상부와, 게이트 버스라인과 데이터 버스라인들이 서로 교차하면서 정의하는 영역의 게이트 절연막 상부를 덮도록 컬러필터(37)가 형성되어 있다. 이때, 드레인 전극(35)영역에 드레인 전극콘택홀(TD)이 형성되어 있어서, 이를 통하여 드레인 전극과 연결되는 투명도전물질을 이용한 화소전극(38)이 컬러필터(37)상부에 형성되어 있다.On the other hand, the gate of the region where the source electrode 34-1, the drain electrode 35 and the upper portion of the active layer 33 above the gate electrode of the thin film transistor having such a structure and the gate bus line and the data bus line cross each other and are defined. The color filter 37 is formed to cover the upper portion of the insulating film. In this case, a drain electrode contact hole T D is formed in the drain electrode 35 region, and a pixel electrode 38 using a transparent conductive material connected to the drain electrode is formed on the color filter 37. .
그리고,제2도의 (c)와 같이, 스토리지 용량영역은 기판(30)위에 금속물질로 형성된 게이트 버스라인(31-2)과 그 상부를 덮고 있는 게이트 절연막(32)과 게이트 버스라인(31-2)과 중첩되어 형성된 스토리지용량전극(36)이 있다. 스토리지 용량은 게이트 버스라인(31-2)을 제1전극으로, 스토리지용량전극(36)을 제2전극으로 하여 이루어진다. 스토리지 용량 전극(36)상부에는 컬러필터(37)이 형성되어 있고, 컬러필터(37)상부에는 화소전극(38)이 형성되어 있다. 화소전극(38)은 스토리지용량전극(36)을 노출시키도록 컬러필터상에 형성된 스토리지용량적극콘택홀(Ts)을 통하여 스토리지용량전극(36)과 연결된다.As shown in FIG. 2C, the storage capacitor region includes a gate bus line 31-2 formed of a metal material on the substrate 30, a gate insulating film 32 and a gate bus line 31-covering the upper portion thereof. There is a storage capacitor electrode 36 formed to overlap with 2). The storage capacitor is formed by using the gate bus line 31-2 as the first electrode and the storage capacitor electrode 36 as the second electrode. The color filter 37 is formed on the storage capacitor electrode 36, and the pixel electrode 38 is formed on the color filter 37. The pixel electrode 38 is connected to the storage capacitor electrode 36 through a storage capacitive contact hole Ts formed on the color filter to expose the storage capacitor electrode 36.
또한, 본 발명의 박막트랜지스터 어레이 기판은 컬러필터(38) 하부에 동일 패턴의 보호막(도면 미도시)을 가질수도 있다.In addition, the thin film transistor array substrate of the present invention may have a protective film (not shown) of the same pattern under the color filter 38.
제3도는 박막트랜지스터 영역을 중심으로 본 발명의 박막트랜지스터 어레이 기판을 제조하는 각 단계를 예시한 공정단면도이고, 제4도는 스토리지 용량영역을 중심으로 본 발명의 박막트랜지스터 어레이 기판을 제조하는 각 단계를 예시한 공정단면도 이다.FIG. 3 is a process cross-sectional view illustrating each step of manufacturing the thin film transistor array substrate of the present invention centered on the thin film transistor region, and FIG. 4 is a step of manufacturing the thin film transistor array substrate of the present invention centered on the storage capacitance region. An example process cross section is shown.
먼저, 제3도의 (a) 및 제4도의 (a)와 같이, 기판(30)위에 크럼, 알루미늄, 알루미늄합금과 같은 금속물질을 스퍼터장비를 사용하여 적층한 후, 패턴식각하여 게이트 전극(31-1)을 형성한다. 이때,도면에는 도시되지 않았지만, 게이트 전극(31-1)을 알루미늄 또는 알루미늄합금 등으로 형성하는 경우에는 양극 산화시켜 그 표면에 양극산화막을 형성할 수도 있다.First, as shown in FIGS. 3A and 4A, metal materials such as crumb, aluminum, and aluminum alloy are laminated on the substrate 30 using a sputtering device, and then pattern-etched to form a gate electrode 31. -1) to form. In this case, although not shown in the drawing, when the gate electrode 31-1 is formed of aluminum, an aluminum alloy, or the like, anodization film may be formed on the surface thereof.
다음으로, 제3도의 (b) 및 제4도의 (b)와 같이, 게이트 전극(31-1)을 덮도록 실리콘산화막(실리콘질화막 또는 실리콘산화막/실리콘질화막), 비정질 실리콘을 화학 기상 증착 방법으로 연속 적층한 후, 비정질 실리콘을 패터닝하여 실리콘산화막인 게이트 절연막(32)의 상부에 게이트 전극(31-1)을 덮도록 활성층(33)을 형성한다. 한편, 산화막 등의 절연막과 비정질 실리콘을 연속 적층 할 때, 그 상부에 불순물이 도핑된 비정질 실리콘(n+a-Si)을 적층한 후, 비정질 실리콘과 동일하게 패터닝하여 활성층(33)상부에 불순물이 도핑된 비정질 실리콘층(도면 미도시)을 형성시킬 수 있다.Next, as shown in FIGS. 3B and 4B, silicon oxide films (silicon nitride films or silicon oxide films / silicon nitride films) and amorphous silicon are covered by the chemical vapor deposition method so as to cover the gate electrode 31-1. After successive lamination, the amorphous silicon is patterned to form the active layer 33 on the gate insulating film 32, which is a silicon oxide film, to cover the gate electrode 31-1. On the other hand, when an insulating film such as an oxide film and an amorphous silicon are sequentially stacked, an amorphous silicon (n + a - Si) doped with an impurity is laminated on the upper part, and then patterned in the same manner as the amorphous silicon to form an impurity on the active layer 33. This doped amorphous silicon layer (not shown) can be formed.
다음으로, 제3도의 (c) 및 제4도의 (c)와 같이, 활성층(33) 및 게이트 절연막(32)의 노출된 표면에 크롬, 알루미늄과 같은 금속물질을 스퍼터장비를 사용하여 적층한 후, 패턴식각하여 박막트랜지스터 영역의 활성층(33) 상부의 일부 영역과 중첩되는 소오스 전극(34-1)과, 소오스 전극(34-1)에 대응하여 활성층(33) 상부의 일부영역과 중첩되는 드레인 전극(35)과, 소오스 전극(34-1)에 연장 형성된 데이터 버스라인(34-2)과, 게이트 버스라인(31-2)의 일부 영역과 중첩되는 스토리지 용량 전극(36)을 형성한다. 또한, 비정질실리콘으로 형성된 활성층(33) 상부에 불순물이 도핑된 비정질실리콘층(도면 미도시)을 형성한 경우에는 소오스 전극(34-1)과 드레인 전극(35)을 각각 불순물이 도핑된 비정질실리콘층(도면 미도시)과 중첩되도록 형성하고, 소오스 전극(34-1)과 드레인 전극(35)을 마스크로 불순물이 도핑된 비정질실리콘층(도면 미도시)을 패터닝하여 활성층(33)∼소오스 전극(34-1) 그리고, 활성층(33)∼드레인 전극(35)사이에 오믹콘택층(도면 미도시)을 가지도록 할 수 있다.Next, as shown in FIGS. 3C and 4C, metal materials such as chromium and aluminum are laminated on the exposed surfaces of the active layer 33 and the gate insulating layer 32 using sputtering equipment. And a pattern etched source electrode 34-1 overlapping a portion of the upper portion of the active layer 33 of the thin film transistor region, and a drain overlapping a portion of the upper portion of the active layer 33 corresponding to the source electrode 34-1. An electrode 35, a data bus line 34-2 extending from the source electrode 34-1, and a storage capacitor electrode 36 overlapping a portion of the gate bus line 31-2 are formed. In addition, when an amorphous silicon layer (not shown) doped with impurities is formed on the active layer 33 formed of amorphous silicon, the source electrode 34-1 and the drain electrode 35 are each amorphous silicon doped with impurities. Formed to overlap with the layer (not shown), and patterned an amorphous silicon layer (not shown) doped with impurities using the source electrode 34-1 and the drain electrode 35 as a mask to form an active layer 33 to a source electrode. (34-1) An ohmic contact layer (not shown) can be provided between the active layer 33 and the drain electrode 35.
다음으로, 제3도의 (d) 및 제4도의 (d)와 같이, 컬러레지스트를 이용하여 소오스 전극(34-1)과, 소오스 전극(34-1) 및 드레인 전극(35)로부터 노출된 활성층(33)과, 노출된 게이트 절연막(32)과 스토리지용량전극(36) 및 데이터 버스라인(34-2)을 덮도록 컬러필터(37)를 형성한다. 이때, 컬러필터(37)는 박막트랜지스터 어레이 기판 전체적으로 볼 때, 일정한 패턴을 가지는데, 이와 같은 패턴 과정에서 드레인 전극(36) 상부 및 스토리지용량전극(36) 상부의 컬러레지스트를 제거하여, 컬러필터(37)상에 드레인전극콘택홀(TD) 및 스토리지용량전극콘택홀(Ts)을 형성한다.Next, as shown in FIGS. 3D and 4D, the active layer exposed from the source electrode 34-1, the source electrode 34-1, and the drain electrode 35 using color resists. A color filter 37 is formed so as to cover the 33, the exposed gate insulating layer 32, the storage capacitor electrode 36, and the data bus line 34-2. At this time, the color filter 37 has a predetermined pattern when viewed as a whole of the thin film transistor array substrate. In this pattern process, the color resist is removed from the upper portion of the drain electrode 36 and the upper portion of the storage capacitor electrode 36. A drain electrode contact hole T D and a storage capacitor electrode contact hole Ts are formed on the 37.
다음으로, 제3도의 (e) 및 제4도의 (e)와 같이, 드레인전극콘택홀(TD)과 스토리지용량전극콘택홀(Ts) 내부 및 컬러필터(37) 상부에 ITO와 같은 투명도전물질을 스퍼터장비를 사용하여 적cmd한후, 데이터 버스라인(34-2) 및 게이트 버스라인(31-2)과 일부 중첩되도록 패턴식각하여 화소전극(38)을 형성한다.Next, as shown in FIGS. 3E and 4E, a transparent conductive material such as ITO is formed in the drain electrode contact hole T D , the storage capacitor electrode contact hole Ts, and the color filter 37. After the material is properly cmd using the sputtering equipment, the pixel electrode 38 is formed by pattern etching to partially overlap the data bus line 34-2 and the gate bus line 31-2.
제5도는 본 발명의 다른 실시예로서, 화소용 스위칭소자인 박막트랜지스터를 형성할 때, 활성층에서 체널이 형성되는 영역 상부에 실리콘질화막등으로 에치스토퍼(44)를 형성한 구조의 박막트랜지스터를 형성하는 경우를 예를들어 그 제조방법을 예시한 것이다.FIG. 5 illustrates a thin film transistor having a structure in which an etch stopper 44 is formed of a silicon nitride film or the like on an active layer when a thin film transistor, which is a switching element for a pixel, is formed in an active layer. For example, the manufacturing method is illustrated.
먼저, 제5도의 (a) 및 제5도의 (b)에서는 제4도의 (a) 및 제4도의 (b)와 같이, 기판(40)상에 게이트 전극(41-1)을 형성하고, 게이트 전극(41-1)상부를 덮도록 게이트 절연막(42)을 형성한 후, 게이트 전극(41-1)을 덮도록 활성층(43)을 형성한다.First, in FIG. 5A and FIG. 5B, the gate electrode 41-1 is formed on the substrate 40 as shown in FIG. 4A and FIG. 4B, and the gate After the gate insulating film 42 is formed to cover the upper portion of the electrode 41-1, the active layer 43 is formed to cover the gate electrode 41-1.
이어서, 제5도의 (c)와 같이, 게이트 전극(41-1)과 중첩되는 활성층(43)위에 에치스토포(44)를 형성한다. 에치스토퍼(44)는 저압화학기상증착(LPCVD)방법, 대기압화학기상증착(APCVD)방법, 플라즈마화학기상증착(PECVD)방법 등으로 실리콘질화막을 적층한 후, 사진식각공정을 통하여 채널영역상부에만 남도록 실리콘질화막을 식각제거하여 형성한다. 에치스토퍼(44)를 형성하는 이유는 후속공정에서 식각액에 의한 채널영역의 활성층 손상을 방지하기 위한 것으로, 특히 활성층 상부에 불순물이 도핑된 비정질실리콘(n+a-Si)으로 오믹콘택층(도면 미도시)을 형성하는 경우, 활성층을 구성하는 비정질실리콘과 오믹콘택층을 구성하는 불순물이 도핑된 비정질실리콘사이에 식각선택비가 작아서 소오스 전극 및 드레인 전극을 마스크로 채널영역상부의 오믹콘택층을 제거할 때 식각종말점을 판단하기 어려워 채널 영역의 활성층이 손상되는 문제를 해결할 수 있다.Next, as shown in FIG. 5C, an etch stop 44 is formed on the active layer 43 overlapping the gate electrode 41-1. The etch stopper 44 laminates a silicon nitride film by a low pressure chemical vapor deposition (LPCVD) method, an atmospheric pressure chemical vapor deposition (APCVD) method, a plasma chemical vapor deposition (PECVD) method, etc. The silicon nitride film is etched away to remain. The reason why the etch stopper 44 is formed is to prevent damage to the active layer of the channel region caused by the etchant in a subsequent process, and in particular, an ohmic contact layer (n + a - Si) doped with impurities on the active layer. (Not shown), the etching selectivity is small between the amorphous silicon constituting the active layer and the amorphous silicon doped with the impurity constituting the ohmic contact layer, so that the ohmic contact layer on the channel region is removed using a source electrode and a drain electrode as a mask. In this case, it is difficult to determine the etch endpoint, thereby solving the problem of damaging the active layer of the channel region.
다음으로, 제5도의 (d)와 같이, 소오스 전극(45-1) 및 드레인 전극(46)을 에치스토퍼(44)에 각각 일부 중첩하도록 형성하고, 제5도의 (e)와 같이, 소오스 전극(45-1)과 드레인 전극(46) 및 데이터 버스라인(도면 미도시)상부의 노출된 전면에 컬러필터(48)를 형성하고, 드레인 전극(46)이 노출되도록 컬러필터(48)상에 콘택홀(TD)을 형성한 다음, 제5도의 (f)와 같이, 콘택홀(TD)을 통하여 드레인 전극(46)과 접촉 연결되는 화소전극(49)을 컬러필터(48)상부에 형성한다. 제5도의(d)부터 제5도의 (f)에 제시된 공정방법은 에치스토퍼의 형성에 따른 위치관계를 제외하고는 제3도의 (c)부터 제3도의 (e)에 도시된 공정방법과 같으므로 설명을 생략한다.Next, as shown in (d) of FIG. 5, the source electrode 45-1 and the drain electrode 46 are formed to partially overlap the etch stopper 44, respectively, and as shown in (e) of FIG. 5, the source electrode A color filter 48 is formed on the exposed surface of the upper portion 45-1 and the drain electrode 46 and the data bus line (not shown), and on the color filter 48 so that the drain electrode 46 is exposed. contact holes (T D) of a top, and then, as in the fifth degree (f), the contact hole (T D), the drain electrode 46 color filter 48, a pixel electrode 49 connected to the contact and through the formation Form. The process method shown in (d) to (f) of FIG. 5 is the same as the process method shown in (c) to (e) of FIG. 3 except for the positional relationship according to the formation of the etch stopper. Therefore, explanation is omitted.
또 다른 본 발명의 박막트랜지스터 어레이 기판 제조방법으로는, 컬러필터를 형성하기 전에 실리콘산화막 또는 실리콘질화막으로 보호막을 형성하고, 그 위에 컬러레지스트를 도포한 후, 보호막과 컬러필터를 동일 패턴으로 형성할 수 있다.In another method of manufacturing a thin film transistor array substrate of the present invention, a protective film is formed of a silicon oxide film or a silicon nitride film before forming a color filter, and a color resist is applied thereon, and then the protective film and the color filter are formed in the same pattern. Can be.
이상에서 설명한 본 발명의 박막트랜지스터 어레이 기판은 통상 종래에서 상판에 형성하던 컬러필터를 합한 즉 박막트랜지스터 어레이 기판상에 형성하여, 별도의 블랙 매트릭스를 요구하지 않고, 박막트랜지스터 및 게이트 버스라인과 데이터 버스라인을 블랙 매트릭스로 이용하므로, 개구율을 80% 수준까지 향상시킬 수 있고, 상하판 전체 공정의 측면에서 볼 때, 블랙 매트릭스를 형성시키지 않으며 컬러필터형성공정에서 하부의 보호막 패턴공정을 같이 진행하거나 보호막을 형성하지 않으므로, 마스크 수 및 공정수를 단축시킬 수 있다. 또한 화소전극이 데이터 버스라인 상부까지 확장하여 형성되어도, 데이터버스라인과 화소전극간에 캐패시터가 형성되지 않는데, 이는 두 금속층 사이에 보호막으로 실리콘질화막 또는 실리콘산화막등이 개재되던 것을 저유전상수(2∼3)를 가지는 컬러레지스트를 개재함으로서 얻는 효과인데, 통상 보호막은 2000Å정도로 형성하지만, 컬러필터는1∼2㎛의 두께로 형성하기 때문에 캐패시턴스 감소 효과는 더욱 크다. 따라서, 데이터 버스라인과 화소전극사이에 생성되던 캐패시터를 무시할 수 있어서, 데이터 버스라인과 화소전극사이의 신호간섭에 의한 수직 크로스토크문제가 발생되지 않는 효과도 가진다.The thin film transistor array substrate of the present invention described above is generally formed by combining the color filters formed on the top plate, that is, formed on the thin film transistor array substrate, and does not require a separate black matrix, and requires a thin film transistor, a gate bus line, and a data bus. Since the line is used as a black matrix, the aperture ratio can be improved to 80%, and in terms of the overall upper and lower plates, the black matrix is not formed and the lower protective film pattern process is performed together with the protective film during the color filter forming process. Since it is not formed, the number of masks and the number of steps can be shortened. In addition, even when the pixel electrode is extended to the upper portion of the data bus line, no capacitor is formed between the data bus line and the pixel electrode. This is because a silicon nitride film or a silicon oxide film is interposed between the two metal layers as a protective film. The effect obtained by interposing a color resist having?) Is usually about 2000 GPa, but the color filter is formed at a thickness of 1 to 2 mu m, so that the capacitance reduction effect is greater. Therefore, the capacitor generated between the data bus line and the pixel electrode can be ignored, so that a vertical crosstalk problem due to signal interference between the data bus line and the pixel electrode does not occur.
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960010431A KR100205522B1 (en) | 1996-04-08 | 1996-04-08 | Thin film transistor array panel and its fabrication method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960010431A KR100205522B1 (en) | 1996-04-08 | 1996-04-08 | Thin film transistor array panel and its fabrication method |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970072493A KR970072493A (en) | 1997-11-07 |
KR100205522B1 true KR100205522B1 (en) | 1999-07-01 |
Family
ID=19455219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960010431A KR100205522B1 (en) | 1996-04-08 | 1996-04-08 | Thin film transistor array panel and its fabrication method |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100205522B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100587217B1 (en) * | 2000-12-29 | 2006-06-08 | 엘지.필립스 엘시디 주식회사 | A substrate for IPS mode Liquid crystal display device and method for fabricating the same |
-
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- 1996-04-08 KR KR1019960010431A patent/KR100205522B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970072493A (en) | 1997-11-07 |
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FPAY | Annual fee payment |
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