KR100203400B1

KR100203400B1 - A/d converter with analog gain controler

Info

Publication number: KR100203400B1
Application number: KR1019960007532A
Authority: KR
Inventors: 임정수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-03-20
Filing date: 1996-03-20
Publication date: 1999-06-15
Also published as: KR970068178A

Abstract

본 발명은 아날로그 디지탈 변환기의 기준 전압의 레벨에 변화를 주어 이득을 조절하는 아날로그 디지탈 변환기에 관한 것이다. 상기 아날로그 디지탈 변화기는 다수 비트의 이득 제어 신호를 이용하여 이득을 조정하여 입력 아날로그 신호를 증폭시키는 아날로그 이득 조정부(10), 이득 제어 신호(M7)를 이용하여 기준 전압(Vr)의 레벨에 변화를 주어 조정 기준 전압을 제공하는 기준 전압 조정부(30), 및 상기 기준 전압 조정부(30)로 부터 출력되는 조정 기준 전압(Vr')을 받아들여 상기 아날로그 이득 조정부로부터 입력되는 아날로그 신호를 상기 기준 전압의 변화만큼 증폭시켜 디지탈 신호로 변화하는 A/D 변환부(20)로 구성된다.The present invention relates to an analog digital converter that adjusts the gain by varying the level of the reference voltage of the analog digital converter. The analog digital transducer uses a gain control signal of a plurality of bits to adjust the gain to amplify an input analog signal, and an analog gain adjuster 10 and a gain control signal M7 to change the level of the reference voltage Vr. A reference voltage adjusting unit 30 that provides a given adjusting reference voltage, and an adjusting reference voltage Vr 'outputted from the reference voltage adjusting unit 30, and receives an analog signal inputted from the analog gain adjusting unit, And an A / D converter 20 that amplifies by the change and converts the digital signal into a digital signal.

따라서, 본 발명은 아날로그 이득 조정기의 단수를 줄여 잡음을 줄이고, 기준 전압을 레벨을 조절하여 A/D 변환부로 인가하므로써 A/D 변환부에서 이득이 증폭되는 효과를 볼 수 있다. 그러므로 기준전압의 변화에 따라 A/D 변환부에서도 이득을 조절할 수 있다.Accordingly, the present invention can reduce the noise by reducing the number of stages of the analog gain regulator, and the gain is amplified in the A / D converter by applying a reference voltage to the A / D converter. Therefore, the gain can be adjusted in the A / D converter according to the change of the reference voltage.

Description

Analog Digital Converter Comprising Analog Gain Controller

제1도는 종래의 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기의 구성을 나탸낸 블록도.1 is a block diagram showing the configuration of an analog digital converter including a conventional analog gain regulator.

제2도는 종래의 캐패시터를 사용한 아날로그 이득 조정기의 구성도.2 is a block diagram of an analog gain regulator using a conventional capacitor.

제3도는 종래의 SRA(Sucessive Apporximate Register) 방식의 아날로그 디지탈 변환기의 구성도.3 is a block diagram of a conventional SRA (Sucessive Apporximate Register) type analog digital converter.

제4도는 제3도의 아날로그 디지탈 변환기의 동작 설명도.4 is an operation explanatory diagram of the analog digital converter of FIG.

제5도는 본 발명에 의한 아날로그 그 이득 조정기를 포함하는 아날로그 디지탈 변환기의 구성도.5 is a block diagram of an analog digital converter including an analog gain adjuster according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 아날로그 이득 조성부 11 : 제1단의 아날로그 이득 조성부10: analog gain component 11: analog gain component of the first stage

12 : 제2단의 아날로그 이득 조정부 20 : A/D 변환부12: second stage analog gain adjusting unit 20: A / D conversion unit

30 : 기준 전압 조성부 Cin11, Cin12, Cin13 : 입력 캐패시터30: reference voltage composition section Cin11, Cin12, Cin13: input capacitor

Cf11, Cf12, Cf13 : 피드백 캐패시터 OP11, OP12, OP13 : 연산 증폭기Cf11, Cf12, Cf13: Feedback Capacitors OP11, OP12, OP13: Operational Amplifiers

S1, S2, S3, S20, S21, …, S2n, S2(n+1) : 스위치S1, S2, S3, S20, S21,... , S2n, S2 (n + 1): switch

C0, C1, …, Cn, Cm : 캐패시터 COMP1: 캐패시터C0, C1,... , Cn, Cm: Capacitor COMP1: Capacitor

[산업상의 이용 분야][Industrial use]

본 발명은 아날로그 디지탈 변환기(ADC : Analog Digital Converter)에 관한 것으로, 특히 A/D 변환기의 기준 전압을 낮추어서 이득(Gain)을 증폭시키는 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기에 관한 것이다.The present invention relates to an analog digital converter (ADC), and more particularly, to an analog digital converter including an analog gain regulator for lowering a reference voltage of an A / D converter to amplify a gain.

[종래 기술 및 그의 문제점][Private Technology and His Issues]

아날로그 신호를 디지탈 신호로 변환시키기 위해서는 A/D 변환기가 필요하다. 그런데, A/D 변환기는 일정한 크기를 가진 신호를 입력으로 요구하게 되고 이를 위해 아날로그 이득 조정기가 필수적이며, 이 아날로그 이득 조정기에서는 입력되는 신호의 크기에 따라 증폭시키는 정도를 달리하게 된다.To convert analog signals into digital signals, an A / D converter is required. However, the A / D converter requires a signal having a certain size as an input, and an analog gain adjuster is necessary for this purpose, and in this analog gain adjuster, the degree of amplification varies according to the magnitude of the input signal.

제1도는 종래의 아날로그 이득 조정기를 포함하는 아나로그 다지탈 변환기의 구성을 나타낸 블럭도이고, 제2도는 종래의 캐패서터를 사용한 아날로그 이득 조정기의 구성도이고, 제3도는 종래의 SAR(Successive Approximate Register) 방식의 A/D 변환기의 구성도이고, 제4도는 제3도의 A/D 변환기의 동작 설명도이다.1 is a block diagram showing the configuration of an analog digital converter including a conventional analog gain regulator, FIG. 2 is a block diagram of an analog gain regulator using a conventional capacitor, and FIG. 3 is a conventional SAR (Successiveive). FIG. 4 is a diagram illustrating the operation of the A / D converter of FIG. 3.

종래의 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기를 제1도에 도시한 바와 같이 입력되는 아날로그 신호의 크기에 따라 이득을 조정하여 증폭시키는 아날로그 이득 조정기(1)와, 기준 전압을 이용하여 아날로그 이득 조정기(1)로 부터 출력되는 아날로그 신호를 디지탈 신호로 변환하여 디지탈 코드를 출력하는 A/D 변환기(2)로 구성된다 .As shown in FIG. 1, an analog gain adjuster 1 that adjusts and amplifies a gain according to the magnitude of an input analog signal as shown in FIG. 1, and an analog gain adjuster using a reference voltage. It consists of an A / D converter 2 for converting an analog signal output from (1) into a digital signal and outputting a digital code.

여기서, A/D 변환기(2)는 SAR 방식을 이용한 A/D 변환기이다.Here, the A / D converter 2 is an A / D converter using the SAR method.

또한, 아날로그 이득 조정기(1)는 캐패시터를 이용하여 이득을 조정하는 아날로그 이득 조정기로써 n비트의 이득 제어신호(M1, M2, …, Mn-1, Mn)를 이용하여 이득을 증폭시킥 위해서는 2ⁿ가지수의 이득을 출력해야만 한다.In addition, the analog gain adjuster 1 is an analog gain adjuster using a capacitor to adjust the gain using n-bit gain control signals M1, M2, ..., Mn-1, Mn. ^It should output ⁿ gains.

이를 위해 아날로그 이득 조정기를 한단으로 구성하는 경우에는 캐패시터의 종류가 매우 많아져야 하고, 캐패시터의 종류를 줄이기 위해서는 아날로그 이득 조정기를 여러단으로 구성해야 하는데, 일반적으로 후자의 방법을 주로 사용한다.For this purpose, if the analog gain regulator is configured in one stage, the type of capacitor should be very large, and in order to reduce the type of the capacitor, the analog gain regulator should be configured in multiple stages. The latter method is generally used.

여기서, 여러단으로 이루어진 종래의 아날로그 이득 조정기는 제2도에 도시한 바와 같이 3단으로 구성되어 9비트의 이득 제어 신호(M9, M8, …, M2, M1)에 의해 최대 51.1dB까지 이득을 증폭시킬 수 있다.Here, the conventional analog gain regulator composed of several stages is configured in three stages as shown in FIG. 2 to obtain a gain of up to 51.1 dB by 9-bit gain control signals M9, M8, ..., M2, M1. Can be amplified.

아날로그 이득 조정기에서 제1단의 아날로그 이득 조정부는 아날로그 신호 입력단에 일단이 연결된 입력 캐패시터(Cin1), 입력 캐패시터(Cn1)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되고 제2단의 아날로그 이득 조정부에 출력단이 연결된 연산 증폭기(OP1), 및 연산 증폭기(OP1)의 출력단과 반전 입력단(-)에 연결된 피드백 캐패시터(Cf1)로 구성된다.The analog gain adjuster of the first stage of the analog gain adjuster has an input capacitor (Cin1) having one end connected to the analog signal input terminal, an inverting input terminal (-) connected to the other end of the input capacitor (Cn1), and a non-inverting input terminal (+) connected to ground. An operational amplifier OP1 connected to the output terminal of the second stage of the analog gain adjusting unit and a feedback capacitor Cf1 connected to the output terminal of the operational amplifier OP1 and the inverting input terminal (−).

여기서, 입력 캐패시터(Cin1)와 피드백 캐패시터(Cf1)의 비(Cin1/Cf1)에 의해 결정되는 제1단의 이득(20·log(Cin1/Cf1))은 2비트의 이득 제어 신호(M9, M8)에 의해 결정된다.Here, the gain 20-log (Cin1 / Cf1) of the first stage determined by the ratio Cin1 / Cf1 of the input capacitor Cin1 and the feedback capacitor Cf1 is a 2-bit gain control signal M9, M8. Is determined by

즉, 2비트의 이득 제어 신호(M9, M8)에 의해 입력 캐패시터(Cin1)와 피드백 캐패시터(Cf1)의 비를 변화시켜 이득을 0dB, 12.8dB, 25.6dB, 38.4dB의 네종류로 하여 증폭할 수 있다.That is, the ratio of the input capacitor Cin1 and the feedback capacitor Cf1 is changed by the two-bit gain control signals M9 and M8 to amplify the gain as four types of 0dB, 12.8dB, 25.6dB, and 38.4dB. Can be.

또한, 아날로그 이득 조정기의 제2단의 아날로그 이득 조정부는 제1단의 출력단, 즉 연산 증폭기(OP1)의 출력단에 일단이 연결된 입력 캐패시터(Cin2), 입력 캐패시터(Cn2)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되고 제3단의 아날로그 이득 조정부에 출력단이 연결된 연산 증폭기(OP2), 및 연산 증폭기(OP2)의 출력단과 반전 입력단(-에 연결된 피드백 캐패시터(Cf2)로 구성된다.In addition, the analog gain adjuster of the second stage of the analog gain adjuster is connected to the other end of the input capacitor Cin2 and the input capacitor Cn2 having one end connected to the output end of the first stage, that is, the output terminal of the operational amplifier OP1. ) Is connected to the non-inverting input terminal (+) is connected to the ground, and the output terminal is connected to the analog gain control unit of the third stage, the operational amplifier (OP2), and the feedback capacitor (-) connected to the output terminal and the inverting input terminal (-) of the operational amplifier (OP2) Cf2).

여기서, 입력 캐패시터(Cin2)와 피드백 캐패시터(Cf2)의 비(Cin2/Cf2)에 의해 결정되는 제2단의 이득(20·log(Cin2/Cf2))은 1비트의 이득 제어 신호(M7)에 의해 결정된다.Here, the gain 20 占 log (Cin2 / Cf2) of the second stage determined by the ratio Cin2 / Cf2 of the input capacitor Cin2 and the feedback capacitor Cf2 is applied to the gain control signal M7 of one bit. Is determined by

즉, 1비트의 이득 제어 신호(M7)에 의해 입력 캐패시터(Cin2)와 피드백 캐패시터(Cf2)의 비를 변화시켜 이득을 0dB와 6.4dB의 두종류로 하여 증폭할 수 있다.That is, the gain can be amplified by two types of 0dB and 6.4dB by changing the ratio of the input capacitor Cin2 and the feedback capacitor Cf2 by the one-bit gain control signal M7.

또한, 아날로그 이득 조정기의 제3단의 아날로그 이득 조정부는 제2단의 출력단, 즉 연산 증폭기(OP2)의 출력단에 일단이 연결된 입력 캐패시터(Cin3), 입력 캐패시터(Cn3)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되고 A/D 변환부의 입력단에 출력단이 연결된 연산 증폭기(OP3), 및 연산 증폭기(OP3)의 출력단과 반전 입력단(-_에 연결된 피드백 캐패시터(Cf3)로 구성된다.In addition, the analog gain adjuster of the third stage of the analog gain adjuster is connected to the other end of the input capacitor Cin3 and the input capacitor Cn3 having one end connected to the output end of the second stage, that is, the output terminal of the operational amplifier OP2. ) Is connected to the non-inverting input terminal (+) is connected to the ground, and the output terminal is connected to the input terminal of the A / D converter, and the feedback capacitor connected to the output terminal and the inverting input terminal (-_) of the operational amplifier (OP3) Cf3).

여기서, 입력 캐패시터(Cin3)와 피드백 캐패시터(Cf3)의 비(Cin3/Cf3)에 의해 결정되는 제3단의 이득(20·log(Cin3/Cf3))은 6비트의 이득 제어 신호(M6, M5, M4, M3, M2, M1)에 의해 결정된다.Here, the third stage of gain 20 log (Cin3 / Cf3) determined by the ratio Cin3 / Cf3 of the input capacitor Cin3 and the feedback capacitor Cf3 is a six-bit gain control signal M6, M5. , M4, M3, M2, M1).

즉, 6비트의 이득 제어 신호(M6, M5, M4, M3, M2, M1)에 의해 입력 캐패시터(Cin3)와 피드백 캐패시터(Cf3)의 비를 변화시켜 0.1dB 간격으로 0dB에서 6.3dB까지 64 종류로 이득을 변화시켜 증폭할 수 있다.That is, by changing the ratio of the input capacitor Cin3 and the feedback capacitor Cf3 by the 6-bit gain control signals M6, M5, M4, M3, M2, and M1, 64 types from 0dB to 6.3dB in 0.1dB steps. The gain can be amplified by changing the gain.

따라서 각 단당 이득은 51.1/2⁹= 0.1이 되고 각 단에서의 이득은 입력 캐패시터(Cin1, Cin2, Cin3)와 피드백 캐패서터(Cf1, Cf2, Cf3)의 비에 의해 결정된다.Therefore, the gain per stage is 51.1 / 2 ⁹ = 0.1, and the gain in each stage is determined by the ratio of the input capacitors Cin1, Cin2, Cin3 and the feedback capacitors Cf1, Cf2, Cf3.

한편, 종래의 SAR(Successive Apporximate Register) 방식의 A/D 변환기는 제3도에 도시한 바와 같이 접지에 일단이 연결된 스위치(S3)의 타단에 다수의 캐패시터(C0, C1, …, Cn, Cm)의 일단이 병렬로 연결되고, 다수의 캐패시터(C0, C1, …, Cn, Cm)의 타단에 다수의 스위치(S20, S21, …, S2n, S2(n+1))의 일단이 각각 연결되고, 다수의 스위치(S20, S21, …, S2n, S2(n+1))의 타단에 접지와 스위치(S1)의 일단이 연결되고, 스위치(S1)의 타단으로 아날로그 이득 증폭기로 부터 출력되는 아날로그 신호(Vx)와 기준 전압(Vr)이 입력되고, 다수의 캐패시터(C0, C1, …, Cn, Cm)의 일단에 비교기((COMP1)의 반전 입력단(-)이 연결되고, 디지탈 신호를 출력하는 비교기(COMP1)의 비반전 입력단(+)에 접지가 연결되어 구성된다.Meanwhile, in the conventional SAR (Successive Apporximate Register) type A / D converter, as shown in FIG. 3, a plurality of capacitors C0, C1, ..., Cn, Cm are provided at the other end of the switch S3 having one end connected to the ground. One end of the plurality of switches (S20, S21, ..., S2n, S2 (n + 1)) is connected to the other ends of the plurality of capacitors (C0, C1, ..., Cn, Cm), respectively. Ground and one end of the switch S1 are connected to the other ends of the plurality of switches S20, S21, ..., S2n, S2 (n + 1), and are output from the analog gain amplifier to the other end of the switch S1. An analog signal Vx and a reference voltage Vr are input, an inverting input terminal (-) of the comparator (COMP1) is connected to one end of the plurality of capacitors C0, C1, ..., Cn, and Cm, and a digital signal is supplied. Ground is connected to the non-inverting input terminal (+) of the comparator COMP1 outputting.

여기서, 캐패시터(C0)의 값을 'C'라고 하면, 캐패시터(C1)의 값은 'C/2'가 되고, 캐패시터(C2)의 값은 'C/2²'이 되고, 캐패시터(C3)의 값은 'C/2³'가 되고, 캐패시터(C4)의 값은 'C/2⁴'이 되고, 캐패시터(Cn)의 값은 'C/2ⁿ'가 되고, 캐패시터(Cm)의 값은 'C/2^m' 된다.Here, when the value of the capacitor C0 is 'C', the value of the capacitor C1 is 'C / 2', the value of the capacitor C2 is 'C / 2 ² ', and the capacitor C3 Is the value of 'C / 2 ³ ', the value of the capacitor (C4) is 'C / 2 ⁴ ', the value of the capacitor (Cn) is 'C / 2 ⁿ ', the value of the capacitor (Cm) Becomes 'C / 2 ^m '.

이와 같이 구성되는 종래의 SAR(Successive Approximate Register) 방식의 아날로그 디지탈 변환기의 동작을 제4도를 참조하여 설명한다. 먼저, 스위치(S1)를 아날로그 신호 입력단에 연결하고 스위치(S20, S21, …, S2n, S2(n+1))를 스위치(S1)의 일단에 연결하므로써 캐패시터(C0, C1, …, Cn, Cm)를 아날로그 신호(Vx)로 충전시킨다.The operation of a conventional SAR (Successive Approximate Register) type analog digital converter configured as described above will be described with reference to FIG. First, by connecting the switch S1 to the analog signal input terminal and connecting the switches S20, S21, ..., S2n, S2 (n + 1) to one end of the switch S1, the capacitors C0, C1, ..., Cn, Cm) is charged with the analog signal Vx.

다음으로, 스위치(S3)를 오프시키고, 스위치(S20, S21, …, S2n, S2(n+1))를 접지에 연결시키면 비교기(COMP1)의 입력 전압(Vc)은 '-Vx'가 되고, 그후 스위치(S1)를 기준 전압 입력단으로 연결하여 기준 전압(Vr)이 입력되도록 한다.Next, when the switch S3 is turned off and the switches S20, S21, ..., S2n, and S2 (n + 1) are connected to the ground, the input voltage Vc of the comparator COMP1 becomes '-Vx'. Then, the switch S1 is connected to the reference voltage input terminal so that the reference voltage Vr is input.

그리고나서 스위치(S20)를 스위치(S1)의 일단에 연결하여 기준 전압(Vr)이 인가되도록 한다. 이때의 등가회로는 제4도에 도시한 바와 같다. 즉, 캐패시터(C0=C)와 나머지 캐패시터(C1, …, Cn, Cm)(이의 합성 용량은 C)가 직렬로 접속된 것으로 된다.Then, the switch S20 is connected to one end of the switch S1 so that the reference voltage Vr is applied. The equivalent circuit at this time is as shown in FIG. That is, the capacitor C0 = C and the remaining capacitors C1, ..., Cn, Cm (the combined capacity of which is C) are connected in series.

이러한 등가 회로의 입력 전압은 0에서 Vr로 변화되므로 중점의 전압(Vc)은 Vr/2만큼 변화해서 (-Vx + Vr/2)가 된다. 이때 만일 Vx가 Vr/2 보다 크다면(VxVr/2) Vc는 '0'보다 작게 되어(Vc0) 비교기(COMP1)의 출력은 정(+)이 되고 최상위 비트(MSB)는 하이 레벨(H)이 된다. 또한, 만일 Vx가 Vr/2 보다 작다면(VxVr/2) Vc는 '0'보다 크게 되어(Vc0) 비교기(COMP1)의 출력은 부(-)이 되고 최상위 비트(MSB)는 로우 레벨(L)이 된다.Since the input voltage of such an equivalent circuit changes from 0 to Vr, the midpoint voltage Vc changes by Vr / 2 to become (-Vx + Vr / 2). At this time, if Vx is greater than Vr / 2 (VxVr / 2), Vc is smaller than '0' (Vc0) and the output of comparator COMP1 becomes positive and the most significant bit MSB is high level (H). Becomes Also, if Vx is less than Vr / 2 (VxVr / 2), Vc is greater than '0' (Vc0) and the output of comparator COMP1 is negative and the most significant bit MSB is low level (L). )

또한, 같은 방법으로 스위치(S21)를 스위치(S1)의 일단에 연결하여 기준 전압(Vr)이 인가되도록 한다. 이때의 등가회로는 제4도에서 Vc가 '0'보다 컸을 경우에는 캐패시터(C1)(C1=C/2)와 나머지 캐패시터(C0, C2, …, Cn, Cm)(이의 합성 용량은 3C/2)가 직렬로 접속된 것으로 된다. 따라서 중점의 전압(Vc)은 Vr/4이 되고 비교기(COPM1)에서 비교되어 두번째 최상위 비트를 출력하게 된다.In addition, in the same manner, the switch S21 is connected to one end of the switch S1 so that the reference voltage Vr is applied. The equivalent circuit at this time is the capacitor C1 (C1 = C / 2) and the remaining capacitors (C0, C2, ..., Cn, Cm) when Vc is greater than 0 in Figure 4 (the combined capacity is 3C / 2) is connected in series. Therefore, the voltage Vc at the midpoint becomes Vr / 4 and is compared by the comparator COPM1 to output the second most significant bit.

또한, Vc가 '0'보다 작았을 경우에는 캐패시터(C0, C1)(합성 용량 = 3C/2)와 나머지 캐패시터(C2, …, Cn, Cm)(이의 합성 용량은 C/2)가 직렬로 접속된 것으로 된다. 따라서 중점의 전압(Vc)은 3Vr/4이 되고 비교기(COPM1)에서 비교되어 두번째 최상위 비트를 출력하게 된다.In addition, when Vc is smaller than '0', capacitors C0 and C1 (synthesis capacity = 3C / 2) and the remaining capacitors C2, ..., Cn and Cm (synthesis capacity of C / 2) are in series. It is connected. Therefore, the midpoint voltage Vc becomes 3Vr / 4 and is compared by the comparator COPM1 to output the second most significant bit.

이와 마찬가지로 나머지 스위치(S22, S23, …, S2(n+1))에 대해서도 같은 방법으로 실행하여 나머지 비트를 결정하게 된다.Similarly, the remaining bits S22, S23, ..., S2 (n + 1) are executed in the same manner to determine the remaining bits.

그러나 종래의 아날로그 디지탈 변환기는 아날로그 이득 조정기를 여러단으로 구성하여도 각 단마다 연산 증폭기와 캐패시터를 사용해야 하므로 칩의 면적이 늘어나고 아날로그 이득 조정기의 단수가 증가함에 따라 잡음이 증가되는 문제점이 있었다.However, in the conventional analog digital converter, even if the analog gain regulator is composed of multiple stages, an op amp and a capacitor must be used for each stage, thereby increasing noise as the chip area increases and the number of analog gain regulators increases.

[발명의 목적][Purpose of invention]

아날로그 이득 조성기의 단수를 줄여 잡음을 감소시키고, 기준전압 레벨을 낮추어 상기 아날로그 이득 조정기에서 감소된 이득을 증폭시키는 A/D 변환기를 제공함에 그 목적이 있다.It is an object of the present invention to provide an A / D converter that reduces noise by reducing the number of stages of the analog gain generator, and amplifies the reduced gain in the analog gain regulator by lowering the reference voltage level.

[발명의 구성][Configuration of Invention]

상기 목적을 달성시키기 위한 본 발명에 의한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기는 다수 비트의 이득 제어 신호를 이용하여 이득을 조정하여 인가되는 아날로그 신호를 증폭시키는 아날로그 이득 조정부, 상기 아날로그 신호의 증폭 효과를 상대적으로 증가시키기 위해 다른 이득 제어 신호를 이용하여 기준 전압을 감소시키는 기준 전압 조정부, 및 상기 기준 전압 조정부로 부터 출력되는 조정 기준 전압을 기준으로 상기 아날로그 이득 조정부로 부터 출력되는 증폭딘 아날로그 신호를 디지탈 신호로 변환하는 A/D(Analog/Digital) 변환부로 구성됨을 특징으로 한다.An analog digital converter including an analog gain adjuster according to the present invention for achieving the above object is an analog gain adjuster for amplifying an applied analog signal by adjusting a gain using a gain control signal of a plurality of bits, the amplification effect of the analog signal A reference voltage adjuster which reduces the reference voltage using another gain control signal to increase the relative voltage, and an amplified analog signal output from the analog gain adjuster based on the adjusted reference voltage output from the reference voltage adjuster. A / D (Analog / Digital) conversion unit for converting into a digital signal is characterized in that.

[작용][Action]

본 발명은 아날로그 이득 조정기에서 발생되는 잡음을 줄이고, 아날로그 디지탈 변환기의 기준 전압의 레벨을 변화시켜 이득 증폭의 역할을 아날로그 디지탈 변환기에서도 담당할 수 있도록 한다.The present invention reduces the noise generated by the analog gain regulator and changes the level of the reference voltage of the analog digital converter so that the analog amplification converter can play the role of gain amplification.

[실시예]EXAMPLE

제5도를 참조하면, 본 발명에 의한 신규한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기를 다수 비트의 이득 제어 신호(M1, M2, M3, M4, M5, M6, M8, M9)를 이용하여 이득을 조정하여 인가되는 아날로그 신호를 증폭시키는 아날로그 이득 조정부(10), 상기 아날로그 신호의 증폭 효과를 상대적으로 증가시키기 위해 다른 이득 제어 신호(M7)를 이용하여 기준 전압(Vr)을 감소시키는 기준 전압 조정부(30), 및 상기 기준 전압 조정부(30)로 부터 출력디는 조정 기준 전압(Vr')을 기준으로 상기 아날로그 이득 조정부(10)로 부터 출력되는 증폭된 아날로그 신호를 디지탈 신호로 변환하는 A/D(Analog/Digital) 변환부(20)로 구성된다.Referring to FIG. 5, the analog digital converter including the novel analog gain regulator according to the present invention is gained by using the multi-bit gain control signals M1, M2, M3, M4, M5, M6, M8, and M9. An analog gain adjusting unit 10 for amplifying an applied analog signal, and a reference voltage adjusting unit for reducing a reference voltage Vr using another gain control signal M7 to relatively increase the amplification effect of the analog signal. 30, and A / A for converting the amplified analog signal output from the analog gain adjuster 10 to a digital signal based on the adjustment reference voltage Vr '. D (Analog / Digital) converting section 20.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제5도는 본 발명에 의한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기의 구성도이다.5 is a configuration diagram of an analog digital converter including an analog gain adjuster according to the present invention.

본 발명에 의한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기는 제5도에 도시한 바와 같이 아날로그 이득 조정부(10), 기준 전압 조정부(30), 및 A/D 변환부(20)로 구성된다.The analog digital converter including the analog gain adjuster according to the present invention includes an analog gain adjuster 10, a reference voltage adjuster 30, and an A / D converter 20 as shown in FIG.

상기 아날로그 이득 조정부(10)와 기준 전압 조정부(30)는 도시되진 않았지만 A/D 변환부(20)와 동일하게 커패시터들의 일단이 병렬로 배열되고 상기 커패시터들의 타단에 이득 제어 신호들(M1∼M9)에 의해 온오프되는 스위치들이 연결된다. 아날로그 이득 조정부와 기준 전압 조정부에서 아날로그 신호 입력단과 연산 증폭기의 반전 입력단 사이에 연결되는 커패시터(Cin11, Cin12, Cin13)는 상기 스위치들의 온오프에 따라 접속되는 커패시터들의 합성용량을 나타낸다.Although not shown, the analog gain adjuster 10 and the reference voltage adjuster 30 are similar to the A / D converter 20, and one end of the capacitors is arranged in parallel and gain control signals M1 to M9 at the other end of the capacitors. Switches on and off are connected. The capacitors Cin11, Cin12, and Cin13 connected between the analog signal input terminal and the inverting input terminal of the operational amplifier in the analog gain adjuster and the reference voltage adjuster represent the combined capacitances of the capacitors connected as the switches are turned on and off.

아날로그 이득 조정부(10)는 다수 비트의 이득 제어 신호(M1, M2, M3, M4, M5, M6, M8, M9)를 이용하여 이득을 조정하여 인가되는 아날로그 신호를 증폭시키는 것으로, 2단의 아날로그 이득 조정부(11, 12)로 이루어진다.The analog gain adjusting unit 10 amplifies an applied analog signal by adjusting gain using a plurality of bits of gain control signals M1, M2, M3, M4, M5, M6, M8, and M9. It consists of gain adjustment parts 11 and 12.

즉, 아날로그 이득 조정부(10)는 2비트의이득 제어 신호(M8, M9)를 이용하여 이득을 조정하여 인가되는 아날로그 신호를 증폭시키는 제1단의 아날로그 이득 조정부(11), 및 6비트의 이득 제어 신호(M1, M2, M3, M4, M5, M6)를 이용하여 이득을 조정하여 상기 제1단의 아날로그 이득 조정부(11)로 부터 출력되는 아날로그 신호를 증폭시켜 A/D 변환부(20)로 출력하는 제2단의 아날로그 이득 조정부(12)로 구성된다.That is, the analog gain adjusting unit 10 adjusts the gain using the two-bit gain control signals M8 and M9 to adjust the gain and amplifies the analog signal to be applied. A / D conversion unit 20 by amplifying the analog signal output from the analog gain adjustment unit 11 of the first stage by adjusting the gain using control signals M1, M2, M3, M4, M5, M6 It consists of the analog gain adjustment part 12 of the 2nd stage which outputs with

여기서, 제1단의 아날로그 이득 조정부(11)는 2비트의 이득 제어 신호(M8, M9)를 이용하여 스위치들온오프에 따라 커패시터들의 비를 변화시켜 0dB, 12.8dB, 25.6dB, 및 38.4dB만큼 이득을 조정하여 인가되는 아날로그 신호 입력단에 일단이 연결된 입력 캐패시터(Cin11), 입력 캐패시터(Cin11)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되고 제2단의 아날로그 이득 조정부(12)에 출력단이 연결된 연산 증폭기(OP11), 및 2비트의 이득 제어 신호(M8, M9)에 의해 입력 캐패시터(Cin11)와의 용량의 비가 조절디고 연산 증폭기(OP11)의 추력단과 반전 입력단(-)에 연결된 피드백 캐패시터(Cf11)로 구성된다. 여기서, 입력 커패시터는 이득 제어 신호(M8, M9)에 의해 연결되는 커패시터들의 합성용량을 나타내는 커패시터이다.Here, the analog gain adjusting unit 11 of the first stage changes the ratio of the capacitors according to the switches on and off by using the 2-bit gain control signals M8 and M9 so that 0dB, 12.8dB, 25.6dB, and 38.4dB are used. Input capacitor (Cin11), one end of which is connected to the analog signal input terminal applied by adjusting the gain, the inverting input terminal (-) is connected to the other end of the input capacitor (Cin11), and the non-inverting input terminal (+) is connected to the ground, and the second stage The ratio of the capacity of the operational amplifier OP11 connected to the analog gain adjusting unit 12 of the control amplifier 12 and the input capacitor Cin11 is adjusted by the 2-bit gain control signals M8 and M9, and the thrust stage of the operational amplifier OP11. It consists of a feedback capacitor Cf11 connected to the inverting input terminal (-). Here, the input capacitor is a capacitor representing the combined capacitance of the capacitors connected by the gain control signals M8 and M9.

또한, 제2단의 아날로그 이득 조정부(12)는 6비트의 이득 제어 신호(M1, M2, M3, M4, M5, M6)를 이용하여 0dB로 부터 0.1dB 간격으로 6.3dB 까지 이득을 조정하여 제1단의 아날로그 이득 조정부(11)로 부터 출력되는 아날로그 신호를 증폭시켜 A/D 변환부(20)로 출력하고, 제1단의 아날로그 이득 조정부(11)와 동일하게 구성된다.In addition, the analog gain adjusting unit 12 of the second stage adjusts the gain from 0 dB to 6.3 dB at 0.1 dB intervals using 6-bit gain control signals M1, M2, M3, M4, M5, and M6. The analog signal output from the analog gain adjusting unit 11 in one stage is amplified and output to the A / D converter 20, and is configured in the same manner as the analog gain adjusting unit 11 in the first stage.

즉, 제2단의 아날로그 이득 조정부(12)는 인가되는 아날로그 신호 입력단에 일단이 연결된 입력 캐패시터(Cin12), 입력 캐패시터(Cin12)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되고 A/D 변환부(20)에 출력단이 연결된 연산 증폭기(OP12), 및 6비트의 이득 제어 신호(M1, M2, M3, M4, M5, M6)에 의해 입력 캐패시터(Cin12)와의 용량의 비가 조절되고 연산 증폭기(OP12)의 출력단과 반전 입력단(-)에 연결된 피드백 캐패시터(Cf12)로 구성된다. 여기서, 입력 커패시터(Cin12)는 상기 이득 제어 신호(M1, M2, M3, M4, M5, M6)에 의해 온오프되는 스위치들에 연결되는 커패시터들의 합성 용량을 나타낸다.That is, the analog gain adjusting unit 12 of the second stage includes an input capacitor Cin12 having one end connected to an applied analog signal input terminal, an inverting input terminal (-) connected to the other end of the input capacitor Cin12, and a non-inverting input terminal ( Input capacitor C12 is connected by an operational amplifier OP12 connected to an A / D converter 20 and an output terminal connected to the A / D converter 20, and gain control signals M1, M2, M3, M4, M5, and M6 of 6 bits. The ratio of the capacitance to and is controlled and is composed of a feedback capacitor Cf12 connected to the output terminal of the operational amplifier OP12 and the inverting input terminal (−). Here, the input capacitor Cin12 represents the combined capacitance of the capacitors connected to the switches turned on and off by the gain control signals M1, M2, M3, M4, M5, and M6.

기준 전압 조정부(30)는 아날로그 신호의 증폭 효과를 상대적으로 증가시키기 위해 다른 이득 제어 신호(M7)를 이용하여 기준 전압(Vr)을 변화시키는 것으로, 제1단 및 제2단의 아날로그 이득 조정부(11, 12)와 동일하게 구성된다.The reference voltage adjuster 30 changes the reference voltage Vr by using another gain control signal M7 in order to relatively increase the amplification effect of the analog signal. 11 and 12).

즉, 기준 전압 조정부(30)는 기준 전압(Vr) 입력단에 일단이 연결된 입력 캐패시터(Cin13), 입력 캐패시터(Cin13)의 타단에 반전 입력단(-_이 연결되고 접지에 비반전 입력단(+)이 연결되어 A/D 변환부(20)로 조정 기준 전압(Vr')을 출력하는 연산 증폭기(OP13), 및 이득 제어 신호(M7)에 의해 입력 캐패시터(Cin13)와의 용량의 비가 조절되고 연산 증폭기(OP13)의 출력단과 반전 입력단(-)에 연결된 피드백 캐패시터(Cf13)로 구성된다.That is, the reference voltage adjustor 30 has an input capacitor Cin13 having one end connected to the reference voltage Vr input terminal and an inverting input terminal (-_ connected to the other end of the input capacitor Cin13) and a non-inverting input terminal (+) connected to ground. The operational amplifier OP13 connected to the A / D converter 20 and outputting the adjustment reference voltage Vr ', and the gain control signal M7 adjust the ratio of the capacitance with the input capacitor Cin13 and the operational amplifier ( And a feedback capacitor Cf13 connected to the output terminal and the inverting input terminal (-) of OP13).

A/D 변환부(20)는 기준 전압 조정부(30)로 부터 출력되는 조정 기준 전압(Vr')을 기준으로 아날로그 이득 조정부(10)로 부터 출력되는 증폭된 아날로그 신호를 디지탈 신호로 변환하는 것으로, 아날로그 이득 조정부(10)로 부터 출력되는 아날로그 신호와 기준 전압 조정부(30)로 부터 출력되는 조정 기준 전압(Vr') 중에서 하나를 선택하여 인가하는 스위치(S1), 스위치(S1)에 연결되어 스위치(S1)를 통해 인가되는 신호와 접지 신호 중에서 하나를 선택하여 인가하는 병렬의 다수의 스위치(S20, S21, …, S2n, S2(n+1)), 다수의 스위치(S20, S21, S2n, S2(n+1))에 각각 일단이 연결된 다수의 캐패시터(C0, C1, …, Cn, Cm), 다수의 캐패시터(C0, C1, …, Cn, Cm)의 타단과 접지에 연결된 스위치(S3), 및 다수의 캐패시터(C0, C1, …, Cn, Cm)의 타단에 반전 입력단(-)이 연결되고 접지에 비반전 입력단(+)이 연결되어 디지탈 신호를 출력하는 비교기(COMP1)로 구성된다.The A / D converter 20 converts the amplified analog signal output from the analog gain adjuster 10 into a digital signal based on the adjustment reference voltage Vr 'output from the reference voltage adjuster 30. Is connected to a switch S1 and a switch S1 for selecting and applying one of an analog signal output from the analog gain adjusting unit 10 and an adjustment reference voltage Vr 'output from the reference voltage adjusting unit 30. Multiple switches S20, S21, ..., S2n, S2 (n + 1) and a plurality of switches S20, S21, S2n which select and apply one of a signal applied through the switch S1 and a ground signal. , A plurality of capacitors C0, C1, ..., Cn, Cm, each having one end connected to S2 (n + 1), a switch connected to the other end of the plurality of capacitors C0, C1, ..., Cn, Cm and ground ( S3), and the inverting input terminal (-) is connected to the other end of the plurality of capacitors C0, C1, ..., Cn, Cm, and the non-inverting input terminal to ground. It is composed of a comparator (COMP1) which is connected with (+) and outputs a digital signal.

이와 같이 구성되는 본 발명에 의한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기의 동작을 설명한다.The operation of the analog digital converter including the analog gain regulator according to the present invention configured as described above will be described.

본 발명에 의한 아날로그 이득 조정기를 포함하는 아날로그 디지탈 변환기에서 아날로그 이득 조정부(10)의 제1단 및 제2단의 아날로그 이득 조정부(11, 12)와 A/D 변환부(20)는 제2도의 종래의 아날로그 디지탈 변환기의 제1단 및 제3단의 아날로그 이득 조정부와 제3도의 A/D 변환기와 동일하게 동작한다.In the analog digital converter including the analog gain adjuster according to the present invention, the analog gain adjusters 11 and 12 and the A / D converter 20 of the first and second stages of the analog gain adjuster 10 are shown in FIG. It operates in the same manner as the analog gain adjusting section of the first and third stages of the conventional analog digital converter and the A / D converter of FIG.

이를 세부적으로 설명하면 다음과 같다.This will be described in detail as follows.

먼저, 아날로그 이득 조정부(10)의 제1단 및 제2단의 아날로그 이득 조정부(11, 12)의 동작을 설명한다.First, the operation of the analog gain adjusting units 11 and 12 of the first and second stages of the analog gain adjusting unit 10 will be described.

입력 캐패시터(Cin11)와 피드백 캐패시터(Cf11)의 비(Cin11/Cf11)에 의해 결정되는 제1단의 아날로그 이득 조정부(11)의 이득(20·log(Cin11/Cf11))은 2비트의 이득 제어 신호(M9, M8)에 의해 결정된다.The gain (20log (Cin11 / Cf11)) of the analog gain adjusting unit 11 of the first stage determined by the ratio Cin11 / Cf11 of the input capacitor Cin11 and the feedback capacitor Cf11 is a 2-bit gain control. It is determined by the signals M9 and M8.

즉, 2비트의 이득 제어 신호(M9, M8)에 의해 입력 캐패시터(Cin11)와 피드백 캐패시터(Cf11)의 비를 변화시켜 이득을 0dB, 12.8dB, 25.6dB, 38.4dB의 네종류로 하여 증폭할 수 있다.That is, the ratio of the input capacitor Cin11 and the feedback capacitor Cf11 is changed by the two-bit gain control signals M9 and M8 to amplify the gain as four types of 0dB, 12.8dB, 25.6dB, and 38.4dB. Can be.

이와 같이 제1단의 아날로그 이득 조정부(11)를 통해 증폭되어 출력되는 아날로그 신호는 제2단의 아날로그 이득 조정부(12)를 통해 증폭되게 된다.As described above, the analog signal amplified and output through the analog gain adjuster 11 of the first stage is amplified by the analog gain adjuster 12 of the second stage.

즉, 입력 캐패시터(Cin12)와 피드백 캐패시터(Cf12)의 비(Cin12/Cf12)에 의해 결정되는 제2단의 아날로그 이득 조정부(12)의 이득(20·log(Cin12/Cf12))은 6비트의 이득 제어 신호(M6, M5, M4, M3, M2, M1)에 의해 결정된다.That is, the gain 20-log (Cin12 / Cf12) of the second stage analog gain adjustment unit 12 determined by the ratio Cin12 / Cf12 of the input capacitor Cin12 and the feedback capacitor Cf12 is 6 bits. It is determined by the gain control signals M6, M5, M4, M3, M2, and M1.

다시말해서, 6비트의 이득 제어 신호(M6, M5, M4, M3, M2, M1)에 의해 입력 캐패시터(Cin12)와 피드백 캐패시터(Cf12)의비를 변화시켜 0.1dB 간격으로 0dB에서 6.3dB까지 64 종류로 이득을 변환시켜 증폭할 수 있다.In other words, by changing the ratio of the input capacitor Cin12 and the feedback capacitor Cf12 by the 6-bit gain control signals M6, M5, M4, M3, M2, and M1, 64 types from 0dB to 6.3dB in 0.1dB steps. The gain can be converted and amplified.

이와 같이 3단으로 이득을 조정하여 증폭하는 종래의 아날로그 이득 조정기는 달리 2단의 아날로그 이득 조정부(11, 12)로 이득을 조정하므로, 다단의 증폭시 발생되는 잡음을 감소시킬 수 있다.As described above, the conventional analog gain adjuster that adjusts the gain by adjusting the gain in three stages adjusts the gain by the analog gain adjusting units 11 and 12 of the two stages, thereby reducing the noise generated during the multi-stage amplification.

그런데, 이와 같이 2단의 아날로그 이득 조정부(11, 12)로 아날로그 이득 조정부(10)를 구성하므로써 부족한 이득은 A/D 변환부(20)로부터 보상받을 수 있다. 즉, 기준 전압의 레벨이 낮아지게 되면 아날로그 이득 조정부로부터 입력되는 아날로그 신호와 차이가 벌어지므로 A/D 변환부(20)에서 상기 기준 전압의 변화만큼 증폭된다.However, the gain that is insufficient by configuring the analog gain adjusting unit 10 with the two-stage analog gain adjusting units 11 and 12 can be compensated by the A / D converter 20. In other words, when the level of the reference voltage is lowered, a difference from the analog signal input from the analog gain adjuster is widened, so that the A / D converter 20 is amplified by the change of the reference voltage.

즉, 아날로그 이득 조정부(11, 12)와 유사하게 구성된 기준 전압 조정부(30)에서 입력 캐패시터(Cin13)와 피드백 캐패시터(Cf13)의 비(Cin13/Cf13)에 의해 결정되는 이득(20·log(Cin13/Cf13))은 1비트의 이득 제어 신호(M7)에 의해 결정된다.That is, in the reference voltage adjuster 30 configured similarly to the analog gain adjusters 11 and 12, the gain 20 .log (Cin13) determined by the ratio Cin13 / Cf13 of the input capacitor Cin13 and the feedback capacitor Cf13. / Cf13)) is determined by the gain control signal M7 of 1 bit.

다시말해서, 1비트의 이득 제어 신호(M7)에 의해 입력 캐패시터(Cin13)와 피드백 캐패시터(Cf13)의 비를 변화시켜 이득을 0dB와 6.4dB로 변환시키므로써 기준 전압(Vr)을 Vr'로 변화시킨다.In other words, the reference voltage Vr is changed to Vr 'by changing the ratio of the input capacitor Cin13 and the feedback capacitor Cf13 by the one-bit gain control signal M7 to convert the gain to 0 dB and 6.4 dB. Let's do it.

즉, 이득을 0dB로 증폭시켜야 할 경우에는 기준 전압 조정부(30)의 피드백 캐패시터(Cf13)와 입력 캐패시터(Cin13)의 비를 1:1로 하고, 6.4dB로 증폭시켜야 할 경우에는 기준 전압 조정부(30)의 피드백 캐패시터(Cf13)와 입력 캐패시터(Cin13)의 비를 2.089:1로하여 기준 전압(Vr)에 대해서 새로운 조정기준전압(Vr')을 얻어 A/D 변환부(20)에서 사용할 수 있도록 한다.That is, when the gain is to be amplified to 0 dB, the ratio of the feedback capacitor Cf13 and the input capacitor Cin13 of the reference voltage adjuster 30 is 1: 1, and when the gain is to be amplified to 6.4 dB, the reference voltage adjuster ( The ratio of the feedback capacitor Cf13 and the input capacitor Cin13 of 30) to 2.089: 1 is used to obtain a new adjustment reference voltage Vr 'with respect to the reference voltage Vr to be used in the A / D converter 20. Make sure

이와 같이 기준 전압 조정부(30)로부터 출력되는 조정 기준 전압(Vr')은 인가되는 원래의 기준 전압(Vr)과 달라진 상태로 A/D 변환부(20)의 기준 전압 입력단인 스위치(S1)의 일단으로 인가된다. 기준 조정부는 캐패시터들의 비 조절에 의해 이득 조절이 가능하므로 그에 따라 기준 전압 Vr'의 변화 범위 또한 넓어지게 된다.As such, the adjustment reference voltage Vr 'output from the reference voltage adjusting unit 30 is different from the original reference voltage Vr applied, and thus, the switch S1 which is the reference voltage input terminal of the A / D converter 20. Once applied. Since the reference adjustment unit can adjust the gain by adjusting the capacitors, the variation range of the reference voltage Vr 'is also widened accordingly.

예를 들어, A/D 변환부(20)로 인가되는 조정 기준 전압(Vr')이 원래의 기준 전압(Vr)에 비해 6.4dB 낮아지게 되면, A/D 변환부(20)의 최종 출력에서는 이득이 6.4dB 만큼 증폭된 상태로 디지탈 코드가 얻어진다.For example, when the adjustment reference voltage Vr 'applied to the A / D converter 20 is 6.4 dB lower than the original reference voltage Vr, the final output of the A / D converter 20 The digital code is obtained with the gain amplified by 6.4 dB.

다음으로 제3도의 종래의 A/D 변환기와 동일하게 구성된 A/D 변환부(20)의 동작을 설명한다.Next, the operation of the A / D converter 20 configured in the same manner as the conventional A / D converter of FIG. 3 will be described.

A/D 변환부(20)는 제3도의 종래의 A/D 변환기와 동일하게 동작한다.The A / D converter 20 operates similarly to the conventional A / D converter of FIG.

먼저, 스위치(S1)를 아날로그 이득 조정부(10)의 출력단, 즉 제2단의 아날로그이득 조정부(12)의 연산 증폭기(OP12)의 출력단에 연결하고 다수의 스위치(S20, S21, …, S2n, S2(n+1))를 스위치(S1)에 연결시키므로써, 아날로그 이득 조정부(10)의 출력인 아날로그 신호(Vx)가 캐패시터(C0, C1, …, Cn, Cm)로 인가될 수 있도록 한다.First, the switch S1 is connected to the output terminal of the analog gain adjusting unit 10, that is, the output terminal of the operational amplifier OP12 of the analog gain adjusting unit 12 of the second stage, and the plurality of switches S20, S21, ..., S2n, By connecting S2 (n + 1) to the switch S1, the analog signal Vx, which is the output of the analog gain adjusting unit 10, can be applied to the capacitors C0, C1, ..., Cn, Cm. .

이때, 스위치(S3)를 온시켜 각 캐패시터(C0, C1, …, Cn, Cm)를 아날로그 이득 조정부(10)로부터 출력되는 증폭된 아날로그 신호(Vx)로 충전시킨다.At this time, the switch S3 is turned on to charge each capacitor C0, C1, ..., Cn, Cm with the amplified analog signal Vx output from the analog gain adjusting unit 10.

다음으로, 스위치(S3)를 오프시키고, 스위치(S20, S21, …, S2n, S2n(n+1))를 접지에 연결시켜 비교기(COMP1)의 입력 전압(Vc)이 '-Vx'가 되도록 하고, 그후 스위치(S1)를 스위칭시켜 기준 전압 조정부(30)에 연결시켜 조정 기준 전압(Vr')이 A/D 변환부(20)로 입력되도록 한다.Next, the switch S3 is turned off, and the switches S20, S21, ..., S2n and S2n (n + 1) are connected to ground so that the input voltage Vc of the comparator COMP1 becomes '-Vx'. Then, the switch S1 is switched to be connected to the reference voltage adjuster 30 so that the adjustment reference voltage Vr 'is input to the A / D converter 20.

그리고나서 스위치(S20)만을 스위치(S1)쪽에 연결하여 조정 기준 전압(Vr')이 인가되도록 한다. 이때의 등가회로는 제4도에 도시한 바와 같이 캐패시터(C0=C)와 나머지 캐패시터(C1, …, Cn, Cm)(이의 합성 용량은 C)가 직렬로 접속된 것으로 된다.Then, only the switch S20 is connected to the switch S1 side so that the adjustment reference voltage Vr 'is applied. In the equivalent circuit at this time, as shown in FIG. 4, the capacitor C0 = C and the remaining capacitors C1, ..., Cn, Cm (the combined capacity of which is C) are connected in series.

이러한 등가 회로의 입력 전압은 0에서 Vr'로 변화되므로 중점의 전업(Vc)는 Vr'/2만큼 변화해서 (-Vx + Vr'/2)가 된다. 이때 만일 Vx가 Vr'/2보다 크다면(VxVr'/2) Vc는 '0'보다 작게 되어(Vc0) 비교기(COMP1)의 출력은 정(+)이 되고 최상위 비트(MSB)는 하이 레벨(H)이 된다. 또한, 만일 Vx가 Vr'/2 보다 작다면(VxVr'/2) Vc는 '0'보다 크게 되어(Vc0) 비교기(COMP1)의 출력은 부(-)가 되고 최상위 비트(MSB)는 로우 레벨(L)이 된다.Since the input voltage of such an equivalent circuit is changed from 0 to Vr ', the electric power up Vc changes by Vr' / 2 to become (-Vx + Vr '/ 2). At this time, if Vx is greater than Vr '/ 2 (VxVr' / 2), Vc is smaller than '0' (Vc0) and the output of comparator COMP1 becomes positive (+) and the most significant bit (MSB) is high level ( H). Also, if Vx is less than Vr '/ 2 (VxVr' / 2) then Vc is greater than '0' (Vc0) so that the output of comparator COMP1 is negative and the most significant bit MSB is low level. (L).

또한, 같은 방법으로 스위치(S21, …, S2n, S2(n+1))를 번갈아가며 스위치(S1)에 연결하여 기준 전압(Vr')이 인가되도록 하므로써 두번째로부터 최하위 비트까지 디지탈 코드로 출력하게 된다.In the same way, the switches S21, ..., S2n and S2 (n + 1) are alternately connected to the switch S1 so that the reference voltage Vr 'is applied to output the digital code from the second to the least significant bit. do.

상술한 바와 같은 아날로그 디지탈 변환기에 의하면, 이득 제어 신호에 의해 커패시터들의 비를 조절하여 발생되는 조정 기준 전압을 A/D 변환부에 인가하므로 종래보다 이득 증폭의 범위가 넓어지게 된다.According to the analog digital converter as described above, the range of gain amplification is wider than in the related art because the adjustment reference voltage generated by adjusting the ratio of capacitors by the gain control signal is applied to the A / D converter.

[효과][effect]

이상에서 설명한 바와 같이 본 발명에 따르면, 아날로그 이득 조정기의 단수를 줄여 아날로그 이득 조정기에서 발생되는 잡음을 줄일 수 있다.As described above, according to the present invention, it is possible to reduce noise generated by the analog gain regulator by reducing the number of stages of the analog gain regulator.

본 발명에 따르면, A/D 변환부의 기준전압을 변화시켜 A/D 변환부에서도 이득을 조절할 수 있다.According to the present invention, the gain can be adjusted in the A / D converter by changing the reference voltage of the A / D converter.

Claims

Analog gain adjuster 10 for adjusting gain using a plurality of first gain control signals M1, M2, M3 M4, M5, M6, M8, M9, and amplifying the input analog signal by the gain, single bit A reference voltage adjusting unit 30 for outputting an adjustment reference voltage by changing a level of a reference voltage input in response to the second gain control signal M7 of the control unit; and the adjusting reference voltage Vr 'and the analog gain adjusting unit 10. And an analog-to-digital converter (20) for receiving the analog signal amplified by the signal and amplifying the gain by the change of the adjustment reference voltage to convert the input analog signal into a digital signal.

2. The analog gain adjuster (11) of claim 1, wherein the analog gain adjuster (10) adjusts gain using two-bit gain control signals (M8 and M9) to amplify an applied analog signal. And a gain is adjusted using 6-bit gain control signals M1, M2, M3, M4, M5, and M6 to amplify the analog signal output from the analog gain adjusting unit 11 of the first stage. An analog gain adjuster 12 of a second stage output to the converter 20, wherein the analog gain adjuster 11 of the first stage includes an input capacitor Cin11 and an input capacitor having one end connected to an analog signal input terminal. By the operational amplifier OP11 having the inverting input terminal (-) connected to the other end of Cin11 and the output terminal connected to the analog gain adjusting unit 12 of the second stage, and the gain control signals M8 and M9 of the two bits. The ratio of the capacitance with the input capacitor Cin11 is increased. And a feedback capacitor Cf11 connected to an output terminal of the operational amplifier OP11 and an inverting input terminal (−), wherein the analog gain adjusting unit 12 of the second stage is an analog gain adjusting unit 12 of the first stage. An input capacitor Cin12 having one end connected to an output terminal of the analog gain adjusting unit of the first stage, an inverting input terminal (-) connected to the other end of the input capacitor Cin12, and an output terminal connected to the A / D converter 20. The capacitance with the input capacitor Cin12 is controlled by the connected operational amplifier OP12 and the 6-bit gain control signals M1, M2, M3, M4, M5, and M6, and the output terminal of the operational amplification OP12 is controlled. And a feedback capacitor (Cf12) connected to the inverting input terminal (-).

The analog signal of claim 2, wherein the gain adjusting unit (11) of the first stage adjusts the gain to 0dB, 12.8dB, 25.6dB, and 38.4dB by using two-bit gain control signals M8 and M9. Analog digital converter to amplify.

The method of claim 2, wherein the analog gain adjusting unit 12 of the second stage uses 6-bit gain control signals M1, M2, M3, M4, M5, and M6 from 0 dB to 6.3 dB at 0.1 dB intervals. An analog digital converter for adjusting the gain and amplifying the analog signal output from the analog gain adjusting unit of the first stage and outputting the amplified analog signal to the A / D converter (20).

The input voltage adjusting unit 30 of claim 1, wherein one end of the reference voltage adjuster 30 is connected to an input terminal to which the reference voltage Vr is applied, and an inverting input terminal (-) is connected to the other end of the input capacitor Cin3. And a ratio of the capacitance to the input capacitor Cin3 by the operational amplifier OP13 and the gain control signal M7 which outputs the adjustment reference voltage Vr 'to the A / D converter 20. An analog digital converter comprising a feedback capacitor (Cin13) connected to an output terminal of an operational amplifier (OP13) and an inverting input terminal (-).

2. The A / D converter 20 according to claim 1, wherein the A / D converter 20 selects one of an analog signal output from the analog gain adjuster 10 and an adjustment reference voltage Vr 'output from the reference voltage adjuster 30. A plurality of second switches S20 and S21 connected to the first switch S1 and the first switch S1 for selecting and applying one of the selected signal and the ground through the first switch S1; ..., S2n, S2 (n + 1) and a plurality of capacitors C0, C1, ..., Cn, each having one end connected to the plurality of second switches S20, S21, ..., S2n, S2 (n + 1), respectively. , Cm), the other end of the plurality of capacitors C0, C1, ..., Cn, Cm and the third switch S3 connected to ground, and the other end of the plurality of capacitors C0, C1, ..., Cn, Cm An analog digital converter comprising a non-inverting input terminal (+) connected to an inverting input terminal (-) connected to ground, and a comparator (COMP1) for outputting a digital signal.