KR100200913B1 - Noise removing apparatus of n-type sense amplifier - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 엔형 센스앰프에 관한 것이다.The present invention relates to an n-type sense amplifier.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
기존 엔형 센스앰프의 센싱동작에 있어 발생된 접지노이즈를 제거하는 접지노이즈 제어장치를 제공하고자 한다.The present invention aims to provide a ground noise control device that removes ground noise generated in the sensing operation of an existing N-type sense amplifier.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
엔형 센스앰프의 제어트랜지스터의 소오스단자와 접지전압단자사이에 노이즈보상회로를 구비함으로써 엔형 센스앰프의 센싱동작시 접지노이즈발생을 줄일 수 있도록 한다.A noise compensating circuit is provided between the source terminal of the control transistor of the N-type sense amplifier and the ground voltage terminal to reduce the occurrence of ground noise during the sensing operation of the N-type sense amplifier.
4. 발명의 중요한 용도4. Important uses of the invention
접지노이즈 발생을 제거하고 안정적이며 고속의 센싱동작을 수행하는 반도체 메모리장치의 엔형 센스앰프.N-type sense amplifier of semiconductor memory device that eliminates ground noise and performs stable and high-speed sensing operation.
Description
제1도는 반도체 메모리장치의 코아부 구성을 보여주는 도면.1 is a view showing a core configuration of a semiconductor memory device.
제2도는 종래 엔형 센스앰프의 상세 회로도.2 is a detailed circuit diagram of a conventional n-type sense amplifier.
제3도는 본 발명의 실시 예에 따른 엔형 센스앰프의 접지노이즈 제거 장치의 상세 회로도.3 is a detailed circuit diagram of a ground noise removing device of an n-type sense amplifier according to an exemplary embodiment of the present invention.
제4도는 제2도에서 발생되는 접지노이즈를 나타내는 파형도.4 is a waveform diagram showing ground noise generated in FIG.
제5도는 제3도에서 발생되는 접지노이즈를 나타내는 파형도.5 is a waveform diagram showing ground noise generated in FIG.
본 발명은 반도체 메모리장치의 센스앰프에 관한 것으로, 특히 엔형 센스앰프의 센싱동작시 생기는 비트라인전압 방전에 의한 접지노이즈 발생으로부터의 영향을 줄여 상기 엔형 센스앰프가 보다 안정적이고 고속의 센싱동작을 수행할 수 있도록 하는 엔형 센스앰프의 접지노이즈 제거장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier of a semiconductor memory device. In particular, the N-type sense amplifier performs a more stable and faster sensing operation by reducing the influence of ground noise caused by bit line voltage discharge generated during the sensing operation of the N-type sense amplifier. The present invention relates to a ground noise removing device of an n-type sense amplifier.
통상적으로 데이타를 저장하기 위한 전하 축적소자 예컨대 셀 캐패시터(cell capacitor)와, 상기 전하축적소자로 유통되는 전하의 입출력을 제어하기 위한 스위칭소자 예컨대 셀 엑세스 트랜지스터(cell access transistor)로 구성되는 메모리셀과, 상기 메모리셀에 저장된 정보를 읽어 내거나 써넣기 위한 주변회로들은 다이나믹 랜덤 액세스 메모리(DRAM: 이하 디램이라 함)의 기본구조이다. 첨부된 제1도는 상기 디램의 기본구조를 나타내는 회로들, 예컨대 센스앰프 및 컬럼선택게이트들과 같은 회로들을 포함하는 반도체 메모리장치의 코아(core)부 구성을 보여주는 도면이다. 이러한 코아부 구성 및 동작에 대해서는 당분야에 있어 통상적으로 알려져 있다.Typically, a memory cell including a charge storage device for storing data, such as a cell capacitor, and a switching device, for example, a cell access transistor, for controlling input and output of charges circulated to the charge storage device; The peripheral circuits for reading or writing information stored in the memory cells are a basic structure of a dynamic random access memory (DRAM). 1 is a diagram illustrating a core part of a semiconductor memory device including circuits representing the basic structure of the DRAM, for example, circuits such as sense amplifiers and column select gates. Such a core portion configuration and operation is commonly known in the art.
상기 제1도를 참조하여 디램의 리드동작에 대한 개략적인 동작특성이 설명된다.Referring to FIG. 1, a schematic operation characteristic of the read operation of the DRAM will be described.
도시되지 아니한 시스템으로부터 리드동작을 수행하기 위한 제어신호들 예컨대 로우 어드레스 스트로브(row address strobe: RAS)신호 혹은 컬럼 어드레스 스트로브(column address strobe: CAS)신호가 논리 '로우'레벨로 토글링(toggling)되어 활성화상태가 되면 칩내부에서는 상기 신호들에 동기되는 여러 종류의 내부제어신호들이 발생하게 되고, 상기 내부제어신호들은 소정의 타이밍에 의해 순차적으로 동작을 수행하여 원하는 리드동작이 실행된다. 일반적인 메모리장치에 있어서, 기본적으로 칩면적(Chip size)을 줄이기 위하여 어드레스 멀티플렉싱(Multiplexing)방식을 사용하는데, 이는 동일 어드레스라인을 로우 어드레스 스트로브신호 혹은 컬럼 어드레스 스트로브신호로 제어하여 입력되는 어드레스를 각각 로우 어드레스 혹은 컬럼 어드레스로 인식하도록 하는 방식을 말한다. 이때, 로우 어드레스가 지정되면 상기 로우 어드레스에 해당되는 소정의 워드라인이 선택되어 승압된 워드라인전압이 상기 워드라인으로 공급되고, 컬럼 어드레스가 지정되면 상기 컬럼 어드레스에 해당되는 한쌍의 비트라인에 접속된 컬럼선택라인이 선택된다. 디램에서 상술한 워드라인을 선택한다는 것은 셀데이타와 비트라인간의 차아지셰어링(charge sharing)을 의미하는 것이다. 임의의 워드라인이 선택되어 비트라인과 셀데이타의 차아지셰어링 동작이 수행되면 비트라인쌍간에는 소정레벨의 전압차이가 발생된다. 이러한 비트라인사이의 전압차이를 센서앰프는 감지 증폭하여 상기 비트라인쌍의 전압은 디벨로프(develop)되는데, 현재 센스앰프는 통상적으로 피엔 래치(P-N Lactch)구조를 많이 사용하고 있다. 일반적으로 디램에서는 칩사이즈를 줄이기 위하여 상기 센스앰프를 인접하는 메모리블럭이 공유하게 되는 데 이를 공유 피엔 셋스앰프(share P-N sense amplifier)라고 하며 상기 제1도가 바로 공유 피엔 센스앰프의 회로구성을 나타내는 것이다. 상기와 같은 공유 피엔 센스앰프에서 메모리셀(2)과 메모리셀(14)의 선택은 배타적으로 수행되지 않으면 안된다. 상기 메모리셀(2)과 메모리셀(14)이 배타적으로 선택되게 하는 신호가 바로 분리게이트 제어신호 ISOi, ISOj이다. 즉, 메모리셀(2)이 선택되는 경우, 제1제어신호 ISOi는 '하이'상태가 되므로 분리게이트들(4, 6)은 턴온되고 제2제어신호 ISOj는 '로우'상태가 되어 분리게이트들(16, 18)은 턴오프된다. 통상적으로 상기 제1 및 제2제어신호 ISOi, IOOj는 내부전원전압 VCC레벨보다 높게 승압된 전압레벨 VPP로 전달된다. 분리게이트들(4, 6)이 도통되면 차아지세어링 동작후 수십내지 수백밀리볼트의 전압차이를 가지는 비트라인쌍 BLi과는 엔형센스앰프(8)와 피형센스앰프(10)에서 각각 네가티브(negative)증폭과 포지티브(positive)증폭동작을 수행한 뒤 전원전압 VCC레벨 및 접지전압 VSS레벨로 디벨로프(develop)된다. 상기 비트라인쌍 BLi과의 전압이 충분히 디벨로프된 뒤 도시되지 아니한 컬럼디코더에서 임의의 컬럼 어드레스를 디코딩하여 해당 컬럼선택선(column select line: CSL)을 활성화시키면 소정의 컬럼선택게이트가 선택되며 이에 따라 비트라인쌍 BLi과이 전압은 입출력라인쌍 IO,로 전달되며 이후 일련의 출력관련회로들을 경유하여 칩외부로 전송된다. 이렇게 하여 한비트의 데이타를 독출하는 리드동작이 완결된다.Control signals for performing a read operation from a system not shown, such as a row address strobe (RAS) signal or a column address strobe (CAS) signal, are toggled to a logic 'low' level. When the chip is activated, various types of internal control signals synchronized with the signals are generated in the chip, and the internal control signals are sequentially operated at a predetermined timing to perform a desired read operation. In a general memory device, an address multiplexing method is basically used to reduce chip size, which is controlled by a row address strobe signal or a column address strobe signal to control the same address line. Refers to a method of recognizing an address or column address. In this case, when a row address is specified, a predetermined word line corresponding to the row address is selected, and a boosted word line voltage is supplied to the word line, and when a column address is specified, a pair of bit lines corresponding to the column address are connected. The selected column selection line is selected. Selecting the above-described word line in the DRAM means charge sharing between the cell data and the bit line. When an arbitrary word line is selected and a charge sharing operation of the bit line and the cell data is performed, a voltage difference of a predetermined level occurs between the pair of bit lines. The sensor amplifier senses and amplifies the voltage difference between the bit lines so that the voltage of the pair of bit lines is developed. At present, the sense amplifier generally uses a PN Lactch structure. In general, in DRAM, the sense amplifier is shared by adjacent memory blocks in order to reduce the chip size, which is called a shared PN sense amplifier, and the first diagram shows a circuit configuration of the shared PNS sense amplifier. . The memory cell 2 and the memory cell 14 must be selected exclusively in the shared PNA sense amplifier as described above. The signals that allow the memory cell 2 and the memory cell 14 to be selected exclusively are the split gate control signals ISOi and ISOj. That is, when the memory cell 2 is selected, since the first control signal ISOi is in the 'high' state, the separation gates 4 and 6 are turned on and the second control signal ISOj is in the 'low' state, thereby separating the gates. 16 and 18 are turned off. Typically, the first and second control signals ISOi and IOOj are transmitted to the voltage level VPP that is boosted higher than the internal power supply voltage VCC level. When the isolation gates 4 and 6 are conductive, the bit line pair BLi having a voltage difference of tens to hundreds of millivolts after the charge steering operation is performed. The negative sense amplifier 8 and the sensed amplifier 10 perform negative amplification and positive amplification operations, respectively, and are then developed to the power supply voltage VCC level and the ground voltage VSS level. The bit line pair BLi and After the voltage is sufficiently developed, decode any column address in the column decoder (not shown) to activate the corresponding column select line (CSL), and the predetermined column select gate is selected. This voltage is input / output line pair IO, It is then sent out of the chip via a series of output-related circuits. In this way, the read operation for reading one bit of data is completed.
제2도는 종래 엔형 센스앰프의 회로도이다.2 is a circuit diagram of a conventional n-type sense amplifier.
제2도는 참조하면, 엔모오스(NMOS) 트랜지스터(20)와 엔모오스 트랜지스터(22)는 비트라인쌍 사이에 채널이 직렬 접속된다. 상기 엔모오스 트랜지스터들(20, 22)은 일단들이 비트라인쌍에 각각 접속되고, 타단은 서로의 타단과 접속된다. 상기 엔모오스 트랜지스터들(20, 22)은 제어전극이 반대편 비트라인과 교차 접속된다. 상기 엔모오스 트랜지스터(20)와 엔모오스 트랜지스터(22)사이의 노드에는 구동수단(24)의 출력단 LAB가 접속된다. 상기 출력단 LAB는 엔모오스 트랜지스터(26)의 드레인과 접속되고 상기 엔모오스 트랜지스터(26)의 소오스는 접지전압단자 VSS와 접속된다. 센싱인에이블신호 PS와 블럭선택신호 PBLSij는 낸드게이트(30)의 입력단과 접속된다. 상기 낸드게이트(30)의 출력단은 인버터(28)의 입력단과 접속된다. 상기 엔모오스 트랜지스터(26)의 제어전극에는 상기 인버터(28)의 출력단 SAN이 접속된다.Referring to FIG. 2, channels of the NMOS transistor 20 and the NMOS transistor 22 are connected in series between bit line pairs. One end of each of the NMOS transistors 20 and 22 is connected to a pair of bit lines, and the other end thereof is connected to the other end of each other. In the NMOS transistors 20 and 22, a control electrode is cross-connected with an opposite bit line. The output terminal LAB of the driving means 24 is connected to the node between the NMOS transistor 20 and the NMOS transistor 22. The output terminal LAB is connected to the drain of the NMOS transistor 26 and the source of the NMOS transistor 26 is connected to the ground voltage terminal VSS. The sensing enable signal PS and the block select signal PBLSij are connected to an input terminal of the NAND gate 30. The output terminal of the NAND gate 30 is connected to the input terminal of the inverter 28. The output terminal SAN of the inverter 28 is connected to the control electrode of the NMOS transistor 26.
상기의 구성을 지니는 제2도의 동작은 앞서 개괄적으로 언급한 바와 같이 네가티브 증폭 동작을 수행하게 된다.The operation of FIG. 2 having the above configuration performs the negative amplification operation as mentioned above.
그런데 상기 제2도와 같은 회로도에서 만약 메모리셀(2)이 선택되는 경우 비트라인쌍 BLi와에 인가되는 전압중 낮은 전압을 지닌 비트라인에 걸리는 전압은 소정의 명령에 따라 접지전압단자 VSS로 직접 방전된다. 즉, 네가티브 증폭 동작을 수행하게 된다. 이러한 순간적인 전압방전으로 발생되는 접지노이즈는 센싱동작을 방해하는 요인으로 작용하게 된다. 즉, 상기와 같은 접지노이즈의 발생에 따라 센스앰프의 전반적인 센싱동작이 불안정하게 되고 센싱 시간이 느려지게 된다.However, if the memory cell 2 is selected in the circuit diagram as shown in FIG. 2, the bit line pair BLi and The voltage applied to the bit line having the lower voltage among the voltages applied to is directly discharged to the ground voltage terminal VSS according to a predetermined command. That is, the negative amplification operation is performed. Ground noise generated by the instantaneous voltage discharge acts as a factor that hinders the sensing operation. That is, according to the occurrence of the ground noise as described above, the overall sensing operation of the sense amplifier becomes unstable and the sensing time becomes slow.
따라서 본 발명의 목적은 반도체 메모리 장치의 엔형 센스앰프의 센싱 동작시 발생되는 접지노이즈를 제거하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a device for removing ground noise generated during sensing operation of an n-type sense amplifier of a semiconductor memory device.
또한, 본 발명의 목적은 발생되는 접지노이즈를 제거 하여 안정적이고 고속으로 센싱 동작을 수행하는 반도체 메모리장치의 엔형 센스앰프를 제공하도록 하는 접지노이즈 제거장치를 제공함에 있다.In addition, an object of the present invention is to provide a ground noise removing device for removing the ground noise generated to provide an n-type sense amplifier of the semiconductor memory device for performing a sensing operation at a stable and high speed.
상기 본 발명의 목적들을 달성하기 위한 본 발명은 한쌍의 비트라인쌍사이에 접속되어 리드동작시 낮은 전압레벨이 인가되는 비트라인전압을 방전하는 엔형센스앰프의 접지노이즈 제거장치에 있어서, 센싱인에이블신호와 블럭선택신호의 입력을 낸드게이트로 논리조합한 후, 이 출력을 제1반전기를 통해 반전하여 상기 엔형센스앰프의 구동신호를 출력하는 구동부와, 상기 구동부의 출력단에 접속되고 제2반전기와 모오스 캐패시터를 통해 상기 구동신호가 제1논리레벨일때 정의 전압레벨로 형성하고 상기 구동신호가 제2논리레벨일때 부의 전압레벨로 형성하는 전하축적부와, 상기 전하축적수단의 출력단에 접속되고 상기 구동신호에 응답하여단속이 결정되어 상기 전하축적수단의 축적전압레벨을 결정하는 스위칭부로 이루어지는 접지노이즈 제거장치를 특징으로 한다.According to an aspect of the present invention, there is provided a ground noise removing device of an n-type sense amplifier connected between a pair of pairs of bit lines to discharge a bit line voltage to which a low voltage level is applied during a read operation. A logic unit combining the input of the signal and the block selection signal with a NAND gate, and inverting this output through a first inverter to output a driving signal of the N-type sense amplifier; a driving unit connected to an output terminal of the driving unit; A charge accumulator configured to form a positive voltage level when the driving signal is at the first logic level and a negative voltage level when the drive signal is at the second logic level through a MOS capacitor; and connected to an output terminal of the charge accumulation means. The ground noise agent is made up of a switching unit which determines the accumulation voltage level of the charge accumulation means by determining the interruption in response to the signal. And the device is characterized.
제3도는 본 발명에 따른 접지노이드 제거장치가 구비된 엔형 센스앰프의 상세 회로도이다.3 is a detailed circuit diagram of an n-type sense amplifier equipped with a ground node removing device according to the present invention.
제3도를 참조하면, 본 발명에 따른 엔형 센스앰프(8)의 각 구성은 제2도에 도시된 종래 엔형센스와 동일한 구성요소를 구비한다. 그리고 본 발명에 따른 접지노이즈 제거장치(32)의 구성을 살펴보면, 센싱인에이블신호 PS와 블럭선택신호 PBLSij는 낸드게이트(44)의 입력단과 접속된다. 낸드게이트(44)의 출력단은 제1반전기 예를 들어, 인버터(42)의 입력단과 접속된다. 상기 인버터(42)의 출력단에서는 구동신호 SAN이 출력되며 상기 구동신호 SAN은 제2반전기 예를 들어 인버터(40)의 입력단과 엔모오스 트랜지스터(34)와 피모오스(PMOS) 트랜지스터(36)의 제어전극들에 공통으로 입력된다. 상기 인버터(40)의 출력단은 모오스 캐패시터(38)의 입력돤과 접속되며 상기 모오스 캐패시터(38)의 출력단은 상기 엔모오스 트랜지스터(34)의 소오스와 상기 피모오스 트랜지스터(36)의 소오스와 공통으로 접속된다. 상기 엔모오스 트랜지스터(34)의 드래인은 엔형 센스앰프(8)를 구성하는 엔모오스 트랜지스터들(20, 22)사이에 접속된다. 상기 피모오스 트랜지스터(36)의 레인은 접지전압단자 VSS에 접속된다. 상기 낸드게이트(44)와 인버터(42)는 구동신호 SAN을 출력하는 구동수단이 되고, 인버터(40)와 모오스 캐패시터(38)은 노드 N2의 전하를 축적하는 전하축적수단이 되며 사이 엔모오스 트랜지스터(34)와 피모오스 트랜지스터(36)는 스위칭수단으로 작동하게 된다.Referring to FIG. 3, each of the N-type sense amplifiers 8 according to the present invention has the same components as the conventional N-type sense shown in FIG. In addition, the configuration of the ground noise removing device 32 according to the present invention will be described. The sensing enable signal PS and the block selection signal PBLSij are connected to an input terminal of the NAND gate 44. The output terminal of the NAND gate 44 is connected to the first terminal, for example, the input terminal of the inverter 42. The drive signal SAN is output from the output terminal of the inverter 42. The drive signal SAN is a second inverter, for example, the input terminal of the inverter 40, the enMOS transistor 34 and the PMOS transistor 36. Common input to the control electrodes. The output terminal of the inverter 40 is connected to the input 의 of the MOS capacitor 38 and the output terminal of the MOS capacitor 38 is in common with the source of the NMOS transistor 34 and the source of the PMOS transistor 36. Connected. The drain of the NMOS transistor 34 is connected between the NMOS transistors 20 and 22 constituting the N-type sense amplifier 8. The lane of the PMOS transistor 36 is connected to the ground voltage terminal VSS. The NAND gate 44 and the inverter 42 serve as driving means for outputting a drive signal SAN, and the inverter 40 and the MOS capacitor 38 serve as charge storage means for accumulating charges of the node N2. 34 and the PMOS transistor 36 operate as switching means.
이하, 상기 제3도에 도시된 접지노이즈 제거장치가 구비된 본 발명의 실시예에 따른 엔형 센스앰프의 동작을 상세히 설명한다.Hereinafter, the operation of the N-type sense amplifier according to the exemplary embodiment of the present invention having the ground noise removing device shown in FIG. 3 will be described in detail.
비활성화상태에서 상기 센싱인에이블신호 PS와 블럭선택신호 PBLSij는 모두 논리 '로우'레벨이다. 이에 따라 상기 구동신호 SAN의 출력은 제1논리레벨 예를 들어 '로우'레벨이 되고 노드 N1 및 노드 N2의 전압레벨은 모두 논리'하이'레벨이 된다. 그런데 상기 구동신호 SAN이 '로우'이므로 엔모오스 트랜지스터(34)는 턴오프되고 상기 피모오스 트랜지스터(36)는 턴온된다. 따라서 노드 N2의 전압은 접지전압단자 VSS로 방전되어 상기 노드 N2는 논리'로우'레벨이 된다. 이때 상기 모오스 캐패시터(38)는 정(+)의 전압레벨로 형성된다. 이 상태에서 리드동작과 같은 활성화상태가 되면 센싱인에이블신호 PS와 블럭선택신호 PBLSij가 '하이'가 되면 상기 구동신호 SAN은 제2논리레벨 예를 들어 '하이'가 되고 노드 N1가 '로우'가 되며 이에 따라 상기 노드 N2는 상기 모오스 캐패시터(38)의 커플링작동에 의하여 부(-)의 전압레벨 예를 들어 음전압레벨(-VSS레벨)이 된다. 이와 동시에 상기 엔모오스 트랜지스터(34)는 턴온되고 상기 피모오스 트랜지스터(36)는 턴오프 된다. 이에 따라 상기 엔형 센스앰프(8)를 통하여 전달되는 비트라인의 전하는 노드 N2에 축적된다. 그리고 노드 N2의 축적된 전하는 액세스동작이 완료되고 난 뒤 비활성화상태에서 피모오스 트랜지스터(36)의 채널을 통하여 접지전압단자 VSS단자로 방전하게 된다.In the inactive state, both the sensing enable signal PS and the block select signal PBLSij are at a logic 'low' level. Accordingly, the output of the driving signal SAN becomes a first logic level, for example, a 'low' level, and the voltage levels of the nodes N1 and N2 are both logic high levels. However, since the driving signal SAN is 'low', the NMOS transistor 34 is turned off and the PMOS transistor 36 is turned on. Therefore, the voltage of the node N2 is discharged to the ground voltage terminal VSS, so that the node N2 is at a logic low level. In this case, the MOS capacitor 38 is formed at a positive voltage level. In this state, when the sensing enable signal PS and the block selection signal PBLSij become high, the driving signal SAN becomes a second logic level, for example, high, and the node N1 becomes low. Accordingly, the node N2 becomes a negative voltage level, for example, a negative voltage level (-VSS level) by the coupling operation of the MOS capacitor 38. At the same time, the NMOS transistor 34 is turned on and the PMOS transistor 36 is turned off. Accordingly, the charge of the bit line transferred through the N-type sense amplifier 8 is accumulated in the node N2. The accumulated charge of the node N2 is discharged to the ground voltage terminal VSS terminal through the channel of the PMOS transistor 36 in the inactive state after the access operation is completed.
상술한 바와 같이 본 발명에 따른 접지노이즈 제거장치는 상기 엔형 센스앰프의 방전을 액세스동작에서 상기 비트라인전압의 방전동작을 제거하여 상기 모오스 캐패시터에 축적하고, 액세스동작이 완료된 비활성화상태에서 상기 모오스 캐패시터에 축적된 전하를 방전하게 된다. 따라서 액세스동작시의 방전동작을 차단하여 상기 액세스동작시의 접지노이즈를 제거하게 된다. 이러한 동작에 따라 상기 엔형 센스앰프의 센싱동작이 종래보다 훨씬 안정적으로 수행되며 접지노이즈의 영향을 배재할 수 있으므로 고속의 센싱 동작을 수행하게 된다.As described above, the ground noise removing apparatus according to the present invention accumulates the discharge of the N-type sense amplifier in the MOS capacitor by removing the discharge operation of the bit line voltage in an access operation, and accumulates the MOS capacitor in an inactive state in which the access operation is completed. The charge accumulated in the battery is discharged. Therefore, the discharge operation during the access operation is interrupted to eliminate the ground noise during the access operation. According to this operation, the sensing operation of the N-type sense amplifier is performed more stably than the conventional method, and the high speed sensing operation can be performed since the influence of the ground noise can be excluded.
첨부된 제4도와 제5도는 각각 종래 기술에 따른 접지노이즈의 파형도와 본 발명의 실시 예에 따른 접지노이즈의 파형도를 그래프로 나타낸 도면이다. 상기 제4도와 제5도의 도면에 도시되었듯이 본 발명의 실시예에 따른 노이즈보상회로를 구비한 엔형 센스앰프에서 발생하는 접지노이즈의 발생은 종래보다 훨씬 줄어들게 됨을 알 수 있다.4 and 5 are graphs showing waveforms of ground noise according to the related art and waveform diagrams of ground noise according to an exemplary embodiment of the present invention, respectively. As shown in FIG. 4 and FIG. 5, it can be seen that the generation of ground noise generated in the N-type sense amplifier having the noise compensation circuit according to the embodiment of the present invention is much reduced than before.
Claims (2)
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| KR1019950021630A KR100200913B1 (en) | 1995-07-21 | 1995-07-21 | Noise removing apparatus of n-type sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021630A KR100200913B1 (en) | 1995-07-21 | 1995-07-21 | Noise removing apparatus of n-type sense amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008165A KR970008165A (en) | 1997-02-24 |
| KR100200913B1 true KR100200913B1 (en) | 1999-06-15 |
Family
ID=19421255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950021630A KR100200913B1 (en) | 1995-07-21 | 1995-07-21 | Noise removing apparatus of n-type sense amplifier |
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-
1995
- 1995-07-21 KR KR1019950021630A patent/KR100200913B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008165A (en) | 1997-02-24 |
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