KR100200893B1 - Semiconductor memory device - Google Patents

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KR100200893B1
KR100200893B1 KR1019950046099A KR19950046099A KR100200893B1 KR 100200893 B1 KR100200893 B1 KR 100200893B1 KR 1019950046099 A KR1019950046099 A KR 1019950046099A KR 19950046099 A KR19950046099 A KR 19950046099A KR 100200893 B1 KR100200893 B1 KR 100200893B1
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마코또 수와
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기억장치 (25)1는 세어드 센스앰프 방식의 센스 앰프(7)를 구비한다.The semiconductor memory device 25 includes a sense amplifier 7 of the third sense amplifier system.

센스앰프 (7)의 접속 트랜지스터의 제어전극에 제어 신호 Ø1, Ø2가 공급되도록 스위칭 신호 발생회로 (253)가 설치된다.The switching signal generating circuit 253 is provided so that the control signals Ø 1 and Ø 2 are supplied to the control electrodes of the connection transistors of the sense amplifier 7.

스위칭 신호 발생회로 (253)는 외부 /RAS 신호가 상승한 후, 일정 기간만 승압된 제어신호 Ø1, Ø2를 센스앰프 7의 접속 트랜지스터의 제어전극에 공급한다.After the external / RAS signal rises, the switching signal generation circuit 253 supplies the control signals Ø 1 and Ø 2 boosted for a predetermined period to the control electrode of the connection transistor of the sense amplifier 7.

따라서, 항상 승압된 제어신호 Ø1, Ø2가 공급되는 경우에 비하여, 소비 전력이 저감된다.Therefore, the power consumption is reduced as compared with the case where the boosted control signals Ø 1 and Ø 2 are always supplied.

Description

반도체 기억장치Semiconductor memory

제1도는 본 발명의 일 실시예에 의한 반도체 기억 장치로서의 DRAM의 개략 블럭도.1 is a schematic block diagram of a DRAM as a semiconductor memory device according to an embodiment of the present invention.

제2도는 제1도의 스위칭 신호 발생회로의 회로도.2 is a circuit diagram of the switching signal generating circuit of FIG.

제3도는 워드선 WL1이 선택된 정우에 제2도에 나타낸 스위칭 신호 발생 회로의 동작을 설명하기 위한 타임 차트.FIG. 3 is a time chart for explaining the operation of the switching signal generating circuit shown in FIG. 2 at the right when the word line WL1 is selected.

제4도는 워드선 WL2이 선택된 경우에 제2도에 나타낸 스위칭 신호 발생회로의 동작을 설명하기 위한 타임 차트.4 is a time chart for explaining the operation of the switching signal generation circuit shown in FIG. 2 when the word line WL2 is selected.

제5도는 본 발명의 다른 실시예에 의한 반도체 기억장치로서의 DRAM의 개략 블록도.5 is a schematic block diagram of a DRAM as a semiconductor memory device according to another embodiment of the present invention.

제6도는 제5도의 스위칭 신호발생 회로의 회로도.6 is a circuit diagram of the switching signal generating circuit of FIG.

제7도는 제6도의 스위칭 신호 발생회로의 동작을 설명하기 위한 타임 차트.7 is a time chart for explaining the operation of the switching signal generating circuit of FIG.

제8도는 본 발명의 또 다른 실시예에 의한 반도체 기억장치로서의 DRAM의 스위칭 신호 발생회로를 나타낸 도면.8 is a diagram showing a switching signal generation circuit of a DRAM as a semiconductor memory device according to another embodiment of the present invention.

제9도는 제8도에 나타낸 스위칭 신호 발생회로의 동작을 설명하기 위한 타임차트.FIG. 9 is a time chart for explaining the operation of the switching signal generating circuit shown in FIG.

제10도는 종래의 반도체 기억장치로서의 DRAM의 개략 불록도.10 is a schematic block diagram of a DRAM as a conventional semiconductor memory device.

제11도는 제10도의 센스앰프의 회로도.FIG. 11 is a circuit diagram of the sense amplifier of FIG.

제12도는 제10도의 스위칭 신호 발생회로의 회로도.12 is a circuit diagram of the switching signal generation circuit of FIG.

제13도는 제12도에 나타낸 스위칭 신호 발생회로의 동작을 설명하기 위한 타임 차트.FIG. 13 is a time chart for explaining the operation of the switching signal generating circuit shown in FIG.

제14도는 종래의 반도체 기억장치의 다른 DRAM의 개략 블록도.Fig. 14 is a schematic block diagram of another DRAM of a conventional semiconductor memory device.

제15도는 제14도의 셀프 리프레시 신호 발생회로 및 내부 /RAS 발생회로의 내부 구성을 나타낸 블록도.FIG. 15 is a block diagram showing the internal configuration of the self-refresh signal generating circuit and the internal / RAS generating circuit of FIG.

제16도는 제15도에 나타낸 셀프 리프레시 신호 발생회로 및 내부 /RAS발생 회로의 동작을 설명하기 위한 타임차트.FIG. 16 is a time chart for explaining the operation of the self-refresh signal generating circuit and the internal / RAS generating circuit shown in FIG.

본 발명은 반도체 기억장치에 관한 것으로, 특히 저 소비 전력화를 가능하게 한 반도체 기억장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that enables lower power consumption.

제10도는 종래의 반도체 기억장치의 예로서의 다이내믹 RAM (이하, DRAM 이라 한다)의 개략 블록도이다.10 is a schematic block diagram of a dynamic RAM (hereinafter referred to as DRAM) as an example of a conventional semiconductor memory device.

제10도를 참조하면, DRAM (1)은 메모리 셀 어레이부 (3)와, 로우 디코더(9a, 9b)와, 칼럼 디코더(11)와, 판독/기록 회로(13)와, 어드레스 버퍼(15)와, 어드레스 카운터 (17)와, 스위치 신호 발생회로(19)와, /RAS 입력회로(21)와, /CAS 입력회로(23)와, 데이터 출력회로(25)와, 데이터 입력회로(27)와, /WE 입력회로(29)를 포함한다.Referring to FIG. 10, the DRAM 1 includes the memory cell array unit 3, the row decoders 9a and 9b, the column decoder 11, the read / write circuit 13, and the address buffer 15 ), Address counter 17, switch signal generation circuit 19, / RAS input circuit 21, / CAS input circuit 23, data output circuit 25, and data input circuit 27 ) And / WE input circuit 29.

또한, DRAM (1)은 어드레스 입력단자 군(31)과, 외부 /RAS신호 입력단자(33)와, 외부 /CAS 신호 입력단자(35)와, 데이터 출력단자(37)와, 데이터 입력단자(39)와 /WE 신호 입력단자(41)를 포함한다.In addition, the DRAM 1 includes an address input terminal group 31, an external / RAS signal input terminal 33, an external / CAS signal input terminal 35, a data output terminal 37, and a data input terminal ( 39) and the / WE signal input terminal 41.

메모리셀 어레이부 (3)는 메모리 셀 어레이(5a, 5b)와 센스앰프 (7)를 포함한다.The memory cell array section 3 includes memory cell arrays 5a and 5b and a sense amplifier 7.

메모리셀 어레이 (5a)와 메모리셀 어레이 (5b)의 사이에는 센스앰프(7)가 설치된다.A sense amplifier 7 is provided between the memory cell array 5a and the memory cell array 5b.

또, 메모리셀 어레이 (5a, 5b)의 각각은 하나의 트랜지스터와 하나의 커패시터로 구성되는 메모리셀을 복수개 포함하고, 그 메모리 셀은 어레이상으로 배설되어 있다.Each of the memory cell arrays 5a and 5b includes a plurality of memory cells composed of one transistor and one capacitor, and the memory cells are arranged in an array.

그리고, 행 방향으로 워드선이 각각의 메모리 셀과 접속되어 열 방향으로 비트선이 각각의 메모리셀과 접속되어 있다.The word line is connected to each memory cell in the row direction, and the bit line is connected to each memory cell in the column direction.

/RAS 입력회로 (21)에는 외부 /RAS 신호 입력단자 (33)에서 외부 /RAS 신호가 입력되고, 그 출력은 어드레스 카운터 (17), 어드래스 버퍼 (15) 및 스위치 신호발생회로 (19)에 공급된다.The / RAS input circuit 21 receives an external / RAS signal from an external / RAS signal input terminal 33, and its output is supplied to an address counter 17, an address buffer 15 and a switch signal generating circuit 19. Supplied.

/CAS 입력회로 (23)에는 외부 /CAS 신호 입력단자 (35)에서 외부 /CAS 신호가 입력되고, 그 출력은 어드레스 카운터 (17) 및 어드레스 버퍼 (15)에 공급된다.The external / CAS signal is input to the / CAS input circuit 23 from the external / CAS signal input terminal 35, and its output is supplied to the address counter 17 and the address buffer 15.

어드레스 카운터 (17)의 출력은 어드레스 버퍼 (15)에 공급된다. 어드레스 버퍼(15)에는 어드레스 입력단자 군 (31)에서 어드레스 신호(Ao∼An)가 공급되고, 어드레스 버퍼 (15)는 로우 어드레스 (RA)를 로우 디코더(9a, 9b)의 각각 및 스위치 신호 발생회로 (19)에 공급한다.The output of the address counter 17 is supplied to the address buffer 15. The address buffers 15 are supplied with the address signals Ao to An from the address input terminal group 31, and the address buffer 15 generates a row address RA for each of the row decoders 9a and 9b and a switch signal. Supply to the circuit 19.

또한, 어드레스 버퍼 (15)는 칼럼 어드레스 (CA)를 칼럼 디코더 (11)에 공급한다.The address buffer 15 also supplies a column address CA to the column decoder 11.

로우 디코더 (9a)는 메모리셀 어레이 (5a)의 워드선 WL을 로우 어드레스 RA1에 따라 선택하고, 로우 디코더 (9b)는 메모리셀 어레이 (5b)의 워드선 WL을 로우어드레스 RA2에 따라 선택한다.The row decoder 9a selects the word line WL of the memory cell array 5a according to the row address RA1, and the row decoder 9b selects the word line WL of the memory cell array 5b according to the low address RA2.

칼럼 디코더 (11)는 메모리셀 어레이 (5a, 5b)의 각각의 비트선 BL(쌍)을 칼럼어드레스 CA에 따라 선택한다.The column decoder 11 selects each bit line BL (pair) of the memory cell arrays 5a and 5b in accordance with the column address CA.

선택된 비트선 BL은 I/O 선에 접속된다.The selected bit line BL is connected to the I / O line.

I/O 선은 판독/기록 회로 (13)에 접속되어 있다.The I / O line is connected to the read / write circuit 13.

판독/기록 회로 (13)에는 데이터 입력회로 (27)의 출력이 공급되고, 판독/기록 회로(13)의 출력은 데이터 출력 회로 (25)에 공급된다.The output of the data input circuit 27 is supplied to the read / write circuit 13, and the output of the read / write circuit 13 is supplied to the data output circuit 25.

데이터 출력 회로 (25) 및 데이터 입력회로 (27)에는 /WE 입력회로 (29)의 출력이 공급된다.The output of the / WE input circuit 29 is supplied to the data output circuit 25 and the data input circuit 27.

/WE 입력회로 (29)에는 /WE 신호 입력단자 (41)에서 라이트 이네이블 /WE 신호가 공급된다.The / WE input circuit 29 is supplied with the write enable / WE signal from the / WE signal input terminal 41.

따라서, /WE 입력회로 (29)는 기록을 위한 라이트 이네이블 /WE 신호를 특히 데이터 입력회로 (27)에 공급하고, 데이터 입력회로(27)가 데이터 입력단자 (39)에서 공급되는 데이터를 판독/ 기록회로 (13)에 공급한다.Thus, the / WE input circuit 29 supplies the write enable / WE signal for writing to the data input circuit 27 in particular, and the data input circuit 27 reads the data supplied from the data input terminal 39. / Supply to the recording circuit (13).

이와 반대로, /WE 입력회로 (29)는 데이터 출력 회로 (25)가 판독/기록 회로(13)에서 공급되는 판독된 데이터를 데이터 출력단자 (37)에 공급하도록 동작한다.In contrast, the / WE input circuit 29 operates so that the data output circuit 25 supplies the read data supplied from the read / write circuit 13 to the data output terminal 37.

제11도는 제10도의 센스앰프의 회로도이고, 제12도는 제10도의 스위치신호 발생회로의 회로도이다.FIG. 11 is a circuit diagram of the sense amplifier of FIG. 10, and FIG. 12 is a circuit diagram of the switch signal generation circuit of FIG.

제11도를 참조하면, 센스앰프 (SA)(7)는 N채널 MOS 트랜지스터 (이하, NMOS라 한다.) Q5, Q6, Q7 및 P채널 MOS 트랜지스터 (이하, PMOS라 한다.) Q8, Q9, Q10 에 의해 구성된다.Referring to FIG. 11, the sense amplifier SA 7 is an N-channel MOS transistor (hereinafter referred to as NMOS) Q5, Q6, Q7 and a P-channel MOS transistor (hereinafter referred to as PMOS) Q8, Q9, It is comprised by Q10.

그리고, 센스앰프 (7)는 메모리셀 어레이 (5a)의 비트선 쌍 BL1, /BL1에 접속트랜지스터 Q1, Q2 를 통하여 접속되어 메모리셀 어레이 (5b)의 비트선쌍 BL2, ,/BL2에 접속 트랜지스터 Q3,Q4를 통하여 접속된다.The sense amplifier 7 is connected to the bit line pairs BL1 and / BL1 of the memory cell array 5a through the connection transistors Q1 and Q2, and is connected to the bit line pairs BL2 and / BL2 of the memory cell array 5b. Is connected via Q4.

접속 트랜지스터 Q1,Q2,Q3,Q4 는 NMOS 이다.The connecting transistors Q1, Q2, Q3, and Q4 are NMOS.

이와 같이, 하나의 센스앰프에 두 개의 비트선 쌍이 접속 트랜지스터를 통하여 접속되는 구성은 세어드(shared) 센스앰프 방식으로 불리게 된다.As such, the configuration in which two bit line pairs are connected to one sense amplifier through a connection transistor is called a shared sense amplifier method.

그리고, 이 세어드 센스앰프 방식의 센스앰프는 근년의 대용량 DRAM에서 사용되고 있다.In addition, this sense sense amplifier type sense amplifier is used in the recent large capacity DRAM.

그런데, 비트선 BL1과 워드선 WL1에는 하나의 트랜지스터 및 하나의 커패시터로 구성에서 되는 메모리 셀 MC1이 접속되고, 비트선 BL2과 워드선 WL2에는 메모리셀 MC2이 접속되어 있다.By the way, the memory cell MC1 composed of one transistor and one capacitor is connected to the bit line BL1 and the word line WL1, and the memory cell MC2 is connected to the bit line BL2 and the word line WL2.

센스앰프 (7)는 이와 같은 메모리 셀 MC1, MC2에 대하여 데이터의 기록,기억 또는 판독을 행한다.The sense amplifier 7 writes, stores or reads data to the memory cells MC1 and MC2.

그리고, 판독 등이 행하여 지기 위해서는, 비트선 쌍 BL1, /BL1 또는 비트선 쌍 BL2, /BL2 중의 어느 것이 센스앰프 (7)에 접속될 필요가 있다.In order to perform reading or the like, either of the bit line pair BL1, / BL1 or the bit line pair BL2, / BL2 needs to be connected to the sense amplifier 7.

그 때문에, 접속 트랜지스터 Q1, Q2 의 각각의 제어전극에 제어신호 Ø1가 제공 되어 접속 트랜지스터 Q3, Q4의 각각의 제어 전극에 제어신호 Ø2가 제공되어 있다.For this reason, access transistors Q1, has a control signal to each control electrode of Q2 Ø 1 is provided is provided with a connection transistor Q3, respectively, of the control signal to the control electrode of Q4 Ø 2.

메모리셀 MC1, MC2의 각각에 데이터가 빠짐없이 기록되기 위해서는 센스앰프(7)는 전원 전위 레벨까지 증폭된 신호를 접속 트랜지스터 Q1, Q2, Q3, Q4를 통하여도, 전위 저하를 일으키지 않고 메모리 셀 MC1, MC2 까지 전송될 필요가 있다.In order for data to be completely recorded in each of the memory cells MC1 and MC2, the sense amplifier 7 transmits a signal amplified to the power supply potential level without causing a potential drop even through the connection transistors Q1, Q2, Q3, and Q4. This needs to be transmitted up to MC2.

접속 트랜지스터 Q1, Q2, Q3, Q4는 NMOS로 구성되어 있기 때문에, 접속 트랜지스터에 입력되는 제어신호 Ø1, Ø2는 전원전위 레벨 이상으로 승압될 필요가 생긴다.Since the connection transistors Q1, Q2, Q3, and Q4 are composed of NMOS, the control signals Ø 1 and Ø 2 input to the connection transistor need to be boosted to the power supply potential level or higher.

여기에서 스위치 신호 발생회로 (19)는 제12도에 도시된 챠지 펌프회로 (103)와 챠지 펌프회로 (107)를 포함한다.The switch signal generation circuit 19 here includes a charge pump circuit 103 and a charge pump circuit 107 shown in FIG.

또한, 스위치 신호 발생회로 (19)는 인버터 (101a, 101b, 101c)와, 발진회로 (105)와, PMOS (109a, 109b)와, NMOS (111a, 111b와, NAND 게이트 (113)를 포함한다.In addition, the switch signal generation circuit 19 includes an inverter 101a, 101b, 101c, an oscillator circuit 105, PMOS 109a, 109b, NMOS 111a, 111b, and a NAND gate 113. .

챠지 펌프회로 (103)는 /RAS 입력회로 (21)에서 제공되는 외부 /RAS에 따라서 동작한다.The charge pump circuit 103 operates according to the external / RAS provided from the / RAS input circuit 21.

챠지 펌프회로 (107)는 발진 회로 (105)가 출력하는 신호 Øc에 따라서 항상 동작하고 있다.The charge pump circuit 107 always operates in accordance with the signal? C output from the oscillation circuit 105.

챠지 펌프회로 (103) 및 챠지 폄프회로 (107)에 의하여 승압신호 ØH가 발생하고 있다.A boost signal Ø H is generated by the charge pump circuit 103 and the charge pump circuit 107.

승압신호 ØH는 PMOS (109b)를 통하여 제어신호 Ø1또는 Ø2로서 출력된다.The boost signal Ø H is output as the control signal Ø 1 or Ø 2 through the PMOS 109b.

즉, 외부 /RAS 및 로우 어드레스 RA의 신호레벨에 따라서 NAND 게이트 (113)는 H 레벨의 신호를 출력한다.That is, the NAND gate 113 outputs the H level signal in accordance with the signal levels of the external / RAS and row address RA.

이에 의해, NMOS (111a)는 온(ON)상태로 되고, NMOS (111b)는 오프(OFF)상태로 된다.As a result, the NMOS 111a is turned on (ON), and the NMOS 111b is turned off (OFF).

그리고, NMOS (111a)를 통하여 접지 전위인 L 레벨의 신호가 PMOS (109b)의 제어전극에 공급되어 PMOS (109b)는 온 상태로 된다.The L-level signal, which is the ground potential, is supplied to the control electrode of the PMOS 109b through the NMOS 111a, and the PMOS 109b is turned on.

따라서, 승압신호 ØH가 PMOS (109b)를 통하여 PMOS (109a)의 제어전극에 공급되어 PMOS (109a)는 오프 상태로 된다.Therefore, the boost signal Ø H is supplied to the control electrode of the PMOS 109a through the PMOS 109b, so that the PMOS 109a is turned off.

또한, 승압신호 ØH가 PMOS (109b)를 통하여 제어신호 Ø1또는 Ø2로서 출력된다.In addition, the boost signal Ø H is output as the control signal Ø 1 or Ø 2 through the PMOS 109b.

이와 같이, NAND 게이트 (113)에 공급되는 어드레스 신호 RA에 따라서 제어신호 Ø1(Ø2)가 발생된다.In this way, the control signal Ø 1 (Ø 2 ) is generated in accordance with the address signal RA supplied to the NAND gate 113.

제13도는 제11도의 센스앰프와 제12도의 스위치 신호 발생회로를 필요로 하는 신호의 타임 차트이고, 제13도 (a)는 외부 /RAS의 타임 차트이고, 제13도 (b)는 발진회로에서 출력되는 신호 ØC의 타임 차트이고, 제13도 (c)는 승압신호 ØH의 타임 차트이고, 제13도 (d)는 로우 어드레스 RA1, RA2 의 타임 차트이고, 제13도 (e)는 접속 트랜지스터에 공급되는 제어신호 Ø1, Ø2의 타임 차트이고, 제13도 (f)는 워드선 WL1, WL2의 타임 차트이고, 제13도 (g)는 비트선쌍 BL1, / BL1의 타임 차트이고, 제13도 (h)는 비트선 쌍 BL2, /BL2의 타임 차트이다.FIG. 13 is a time chart of signals requiring the sense amplifier of FIG. 11 and the switch signal generating circuit of FIG. 12, FIG. 13 (a) is a time chart of external / RAS, and FIG. 13 (b) is an oscillating circuit Is a time chart of the signal Ø C outputted from FIG. 13 (c) is a time chart of the boost signal Ø H , and FIG. 13 (d) is a time chart of the row addresses RA1 and RA2, and FIG. 13 (e) Is a time chart of control signals Ø 1 and Ø 2 supplied to the connecting transistor, FIG. 13 (f) is a time chart of word lines WL1 and WL2, and FIG. 13 (g) is a time of bit line pairs BL1 and / BL1. Fig. 13 (h) is a time chart of the bit line pairs BL2 and / BL2.

다음에, 제13도를 사용하여 제11도 및 제12도에 나타낸 회로의 동작을 설명한다.Next, the operation of the circuit shown in FIGS. 11 and 12 will be described using FIG.

우선, 외부 /RAS가 H 레벨의 상태(스탠바이 상태 )에서도, 발진 회로 (105)는 동작하고 있다.First, even when the external / RAS is at the H level (standby state), the oscillation circuit 105 is operating.

따라서, 챠지 펌프회로 (107)는 승압 레벨이 승압 신호 ØH를 발생하고 있다.Therefore, the charge pump circuit 107 generates a boosting signal Ø H at a boosting level.

다음에, 외부 /RAS가 L 레벨로 변화하면, 로우 어드레스 RA1(RA2)가 취하여진다.Next, when the external / RAS changes to the L level, the row address RA1 (RA2) is taken.

예컨대, 제13도에서는 로우 어드래스 RA1가 H 레벨로 되어 있어 워드선 WL1이 선택되는 경우가 도시되어 있다.For example, in Fig. 13, the case where the row address RA1 is at the H level and the word line WL1 is selected is shown.

그 때문에, 비트선 쌍 BL1, /BL1과 함께 센스앰프 (7)를 공유하는 비트선 쌍 BL2, /BL2이 센스앰프 (7)로부터 분리될 필요가 있다. 여기에서, 제어신호 Ø2는 L레벨로 되어 있다.Therefore, the bit line pairs BL2 and / BL2 which share the sense amplifier 7 together with the bit line pairs BL1 and / BL1 need to be separated from the sense amplifier 7. Here, the control signal Ø 2 is at the L level.

그 후, 워드선 WL1이 선택되어 H 레벨로 되어있다. 따라서, 메모리셀 MC1의 데이터가 비트선 BL1에서 판독되고, 센스앰프 (7)는 비트선 BL1과 비트선 /BL1의 전위차를 증폭한다.Thereafter, the word line WL1 is selected to be at the H level. Therefore, data of the memory cell MC1 is read from the bit line BL1, and the sense amplifier 7 amplifies the potential difference between the bit line BL1 and the bit line / BL1.

이와 같이, 외부 /RAS가 L 레벨로 되어 액세스가 행하여 진다.In this way, the external / RAS is at the L level and access is performed.

그 후, 외부 /RAS 신호가 H 레벨로 되어 워드선 WL1은 L 레벨로 된다.Thereafter, the external / RAS signal is at the H level, and the word line WL1 is at the L level.

이때, 메모리셀 MC1에는 센스앰프 (7)에 의해 증폭된 데이터가 재차 기록된다.At this time, the data amplified by the sense amplifier 7 is again recorded in the memory cell MC1.

이 동작을 리스토어(restore)동작이라 한다.This operation is called a restore operation.

다음에, 제어신호 Ø2가 L 레벨에서 H 레벨로 되고, 접속 트랜지스터는 전체 대기 상태로 된다.Next, the control signal Ø 2 goes from the L level to the H level, and the connection transistor is brought into the entire standby state.

한편, 최근에 대용량 메모리가 포터블 기기에 넓리 사용되고 있다.On the other hand, large-capacity memory has been widely used in portable devices in recent years.

그리고, 메모리를 액세스하는 경우 저 소비 전력화가 도모되고, 특히 데이터 유지시의 저 소비 전력화를 도모한 셀프 리프레시 기능을 가지는 DRAM이 개발되었다.In addition, when a memory is accessed, a low power consumption is attained, and in particular, a DRAM having a self-refresh function that has a low power consumption at the time of data retention has been developed.

여기에서, 셀프 리프레시 기능이란 외부에서 일정 조건의 입력 시퀀스가 제공되면 DRAM의 칩 내부에 자동적으로 전 메모리셀의 데이터가 차례로 리프레시되어 데이터의 유지가 가능하게 되도록한 기능이다.Here, the self-refresh function is a function that allows data of all memory cells to be automatically refreshed in order inside the chip of the DRAM in order to maintain data when an external input sequence is provided.

제14도는 그와 같은 셀프 리프레시 기능을 가지는 DRAM의 개략 블록도이고, 제15도는 제14도의 셀프 리프레시 신호 발생회로 및 내부 /RAS 발생회로를 나타낸 블록도이다.FIG. 14 is a schematic block diagram of a DRAM having such a self refresh function, and FIG. 15 is a block diagram showing the self refresh signal generation circuit and the internal / RAS generation circuit of FIG.

이하, 제14도를 참조하여, 제10도에 나타낸 DRAM (1)과 다른 부분에 관하여 설명한다.A portion different from the DRAM 1 shown in FIG. 10 will be described below with reference to FIG.

제14도에 나타낸 DRAM (151)은 셀프 리프레시 신호 발생회로 (153)와 내부 /RAS 발생회로 (155)를 포함한다.The DRAM 151 shown in FIG. 14 includes a self refresh signal generation circuit 153 and an internal / RAS generation circuit 155.

셀프 리프레시 신호 발생회로 (153)에는 외부 /RAS 신호 입력단자 (33)에서 입력되는 외부 /RAS가 입력되고, 또한 외부 /CAS 신호 입력단자 (35)에서 입력되는 외부 /CAS 신호도 입력된다.The external / RAS input from the external / RAS signal input terminal 33 is input to the self refresh signal generation circuit 153, and the external / CAS signal input from the external / CAS signal input terminal 35 is also input.

셀프 리프레시 신호 발생회로 (153)는 이들 2개의 신호에 의거하여 셀프 리프레시 신호 ØSELF를 /RAS 입력회로 (21) 및 내부 /RAS 발생회로 (155)에 공급한다.The self refresh signal generation circuit 153 supplies the self refresh signal Ø SELF to the / RAS input circuit 21 and the internal / RAS generation circuit 155 based on these two signals.

내부 /RAS 발생회로 (155)는 공급된 셀프 리프레시 신호 ØSELF에 의거하여 내부(INT) /RAS를 발생하고 /RAS 입력회로 (21)에 인가한다.The internal / RAS generation circuit 155 generates internal (INT) / RAS based on the supplied self refresh signal Ø SELF and applies it to the / RAS input circuit 21.

셀프 리프레시 신호 발생회로 (153) 및 내부 /RAS 발생회로 (155)는 제15도에 나타낸 바와 같은 구성을 하고 있다.The self refresh signal generation circuit 153 and the internal / RAS generation circuit 155 have the configuration as shown in FIG.

즉, 셀프 리프레시 신호 발생회로 (153) 및 내부 /RAS 발생회로(155)는 CBR(/RAS전의 /CAS)검출회로 (291)와, 타이머 회로 (203)와, 발진회로 (205)와, 분주 회로(207)를 포함한다.That is, the self refresh signal generation circuit 153 and the internal / RAS generation circuit 155 are divided into a CBR (/ CAS before / RAS) detection circuit 291, a timer circuit 203, an oscillation circuit 205, and frequency division. Circuit 207.

CBR 검출회로 (201)에는 외부 /RAS 및 외부 /CAS 가 입력되고, 그의 출력은 타이머 회로 (203)에 공급된다.The external / RAS and external / CAS are input to the CBR detection circuit 201, and its output is supplied to the timer circuit 203.

타이머 회로 (203)에서 셀프 리프레시 신호 ØSELF가 출력된다.The self-refresh signal Ø SELF is output from the timer circuit 203.

셀프 리프레시 신호 ØSELF는 분주회로 (207)에 공급되고, 분주회로 (207)는 발진회로 (205)의 출력인 신호 Øc 와 셀프 리프레시 신호 ØSELF에 의거하여 내부/RAS를 출력한다.The self refresh signal Ø SELF is supplied to the frequency divider circuit 207, and the frequency divider circuit 207 outputs internal / RAS based on the signal Øc which is the output of the oscillation circuit 205 and the self refresh signal Ø SELF .

제16도는 제15도에 나타낸 셀프 리프레시 신호 발생회로 및 내부 /RAS 발생회로의 동작을 설명하기 위한 도면이고, 제16도 (a)는 외부 /RAS의 타임 챠트이고, 제16도 (b)는 외부 /CAS 타임 차트이고, 제16도 (c)는 신호 Øc의 타임차트이고. 제16도 (d)는 셀프 리프레시 신호 ØSELF의 타임 차트이고, 제16도 (e)는 내부 /RAS의 타임 차트이고, 제16도 (f)는 제어신호 Ø1, Ø2의 타임 차트이다.FIG. 16 is a view for explaining the operation of the self-refresh signal generating circuit and the internal / RAS generating circuit shown in FIG. 15, FIG. 16 (a) is a time chart of an external / RAS, and FIG. 16 (b) is External / CAS time chart, Figure 16 (c) is the time chart of signal Øc. FIG. 16 (d) is a time chart of the self-refresh signal Ø SELF , FIG. 16 (e) is a time chart of the internal / RAS, and FIG. 16 (f) is a time chart of the control signals Ø 1 and Ø 2 . .

제16도를 참조하면, 먼저, 셀프 리프레시 시에는 외부 /RAS가 H 레벨에서 L 레벨로 변화하기 전에, 외부 /CAS가 H 레벨에서 L 레벨로 변화한다.Referring to FIG. 16, first, during self refresh, the external / CAS changes from the H level to the L level before the external / RAS changes from the H level to the L level.

이것을 CBR 검출회로 (201)가 검출한다.The CBR detection circuit 201 detects this.

그리고, 그의 검출 결과에 의하여 타이머 회로 (203)가 동작한다.Then, the timer circuit 203 operates according to the detection result.

다음에, 외부 /RAS가 L 레벨 외부 /CAS가 L 레벨의 기간이 어느 일정 기간이상으로 되면, 타이머 회로 (203)가 셀프 리프레시 신호 ØSELF를 발생한다.Next, when the external / RAS is at the L level and the external / CAS is at the L level, the timer circuit 203 generates a self refresh signal Ø SELF .

다음에, 셀프 리프레시 신호 ØSELF가 발생되는 것에 의해, 분주회로 (207)는 발진신호 Øc를 분주한 일정 주기마다 내부 /RAS 신호를 발생한다.Next, the self-refresh signal Ø SELF is generated, so that the frequency divider circuit 207 generates an internal / RAS signal at every predetermined period in which the oscillation signal Øc is divided.

그리고, 내부 어드레스 카운터 (17)에 의하여 의도적으로 리프레시가 행하여진다.Then, the refresh is intentionally performed by the internal address counter 17.

이와 같은 셀프 리프레시 기능을 가지는 DRAM (151)에 있어서도 스위치 신호발생회로 (19)는 내부 /RAS 가 L 레벨로 되는 것에 수반하여 제어신호 Ø1또는 Ø2를 발생하고, 그 후 리스토어 동작을 행하게 된다.Also in the DRAM 151 having such a self-refresh function, the switch signal generation circuit 19 generates a control signal Ø 1 or Ø 2 as the internal / RAS becomes L level, and then performs a restore operation. .

그런데, 외부 /RAS 또는 내부 /RAS가 레벨 변화를 행하는 1사이클에서도 제어신호 Ø1(Ø2)가 발생하기 때문에, 스위치 신호 발생회로는 접속 트랜지스터의 제어전극을 충전 하는데 승압신호 ØH의 전압을 소비한다.However, since the control signal Ø 1 (Ø 2 ) is generated even in one cycle in which the external / RAS or the internal / RAS performs a level change, the switch signal generation circuit charges the control electrode of the connection transistor to increase the voltage of the boost signal Ø H. Consume.

이 소비가 보충되기 위하여, 외부 /RAS 신호 또는 내부 /RAS신호에 의하여 챠지펌프회로 (103)가 동작하고 승압신호 ØH의 충전을 행하고 있다.In order to compensate for this consumption, the charge pump circuit 103 is operated by the external / RAS signal or the internal / RAS signal to charge the boost signal Ø H.

이것에 의하여 전위의 레벨 저하가 방지된다.This prevents the level drop of the potential.

그렇지만, 외부 /RAS신호 또는 내부 /RAS의 사이클 시간이 긴 경우에는 누설 전류에 의하여 승압신호 ØH의 레벨이 저하한다.However, when the cycle time of the external / RAS signal or the internal / RAS is long, the level of the boost signal Ø H decreases due to the leakage current.

이 레벨 저하에 의하여, 리스토어 동작시에는 센스앰프로 증폭된 신호가 충분히 메모리셀에 기록되지 않은 경우가 있다.Due to this level reduction, the signal amplified by the sense amplifier may not be sufficiently recorded in the memory cell during the restore operation.

이에 수반하여, 데이터 기억시간이 짧게되는 경우도 생긴다. 거기에는 항상 동작하는 챠지 펌프회로가 설치되어 있으므로, 정기적으로 승압신호 ØH가 승압되어 레벨 저하가 방지된다.In connection with this, a data storage time may become short. There is because the charge pump circuit to operate always installed, and periodically to prevent the step-up signal Ø H is a step-up level drop.

이와 같이, 항상 동작하는 챠지 펌프회로가 설치되어 있으므로, 소비 전력은 크게은 크게된다.Thus, since the charge pump circuit which always operates is provided, power consumption becomes large.

그러므로, 본 발명의 목적은 스위치 신호 발생회로에서의 소비전력을 억제하는 것이 가능한 반도체 기억장치를 제공하는 것이다.Therefore, it is an object of the present invention to provide a semiconductor memory device capable of suppressing power consumption in a switch signal generation circuit.

본 발명의 일 국면에 따르면, 제 1 비트선 쌍(BL1, /BL1)과, 제 2 비트선 쌍 (BL2, /BL2)과, 센스앰프(7)와, 제어신호 발생부(253, 353, 451)와, 제 1 접속 트랜지스터(Q1, Q2)와, 제 2 접속 트랜지스터 (Q3, Q4)를 구비한 반도체 기억장치가 제공된다.According to one aspect of the invention, the first bit line pair BL1, / BL1, the second bit line pair BL2, / BL2, the sense amplifier 7, the control signal generator 253, 353, 451, first connection transistors Q1 and Q2, and second connection transistors Q3 and Q4 are provided.

제 1 비트선 쌍(BL1, /BL1)중의 한편의 비트선 (BL1)에 메모리 셀 (MC1)이 접속된다.The memory cell MC1 is connected to one bit line BL1 of the first bit line pair BL1, / BL1.

제 2 비트선 쌍(BL2, /BL2)중의 한편의 비트선 (BL2)에 메모리 셀(MC2)이 접속된다.The memory cell MC2 is connected to one bit line BL2 of the second bit line pair BL2, / BL2.

센스앰프(7)는 제 1 비트선 쌍(BL1 /BL1) 또는 제 2 비트선 쌍 (BL2, /BL2)의 전위를 증폭한다.The sense amplifier 7 amplifies the potential of the first bit line pair BL1 / BL1 or the second bit line pair BL2, / BL2.

제어신호 발생부 (253, 353, 451)는 일정 기간만 전원 전위 레벨보다도 높은 승압전위 레벨의 제1 제어신호 (Q1) 또는 제2 제어신호(Ø2)를 발생한다.The control signal generators 253, 353 and 451 generate the first control signal Q1 or the second control signal Ø 2 having the boost potential level higher than the power supply potential level for only a predetermined period.

제 1 접속 트랜지스터 (Q1, Q2)는 제어신호 발생부 (253,353,451)가 발생하는 제1 제어신호 (Ø1)가 그의 제어전극에 공급되는 것에 따라서 제 1 비트선 쌍 (BL1, /BL1)과 센스앰프 (7)를 접속한다.The first connection transistors Q1 and Q2 have a sense with the first pair of bit lines BL1 and / BL1 as the first control signal Ø 1 generated by the control signal generators 253,353 and 451 is supplied to the control electrode thereof. Connect the amplifier (7).

제 2 접속 트랜지스터 (Q3, Q4)는 제어신호 발생부 (253, 353, 451)가 발생하는 제2 제어신호 (Ø2)가 그의 제어전극에 공급되는 것에 따라서 제 2 비트선 쌍(BL2, /BL2)과 센스앰프 (7)를 접속한다.The second connection transistors Q3 and Q4 have the second bit line pair BL2, / as the second control signal Ø 2 generated by the control signal generators 253, 353, 451 is supplied to the control electrode thereof. The BL2) and the sense amplifier 7 are connected.

따라서, 이 국면에 의하면 일정 기간만 전원 전위 레벨보다도 높은 승압전위 레벨의 제1 제어신호 또는 제2 제어신호가 발생되어, 제 1 접속 트랜지스터 또는 제 2 접속 트랜지스터의 제어전극에 공급된다.Therefore, according to this aspect, the first control signal or the second control signal having the boost potential level higher than the power supply potential level is generated only for a certain period of time, and is supplied to the control electrode of the first connection transistor or the second connection transistor.

그 때문에, 항상 승압 전위레벨의 제1 제어신호 또는 제2 제어신호가 발생되는 경우에 비하여, 저 소비 전력화가 도모된다.Therefore, the power consumption can be lowered as compared with the case where the first control signal or the second control signal at the boost potential level is always generated.

본 발명의 다른 국면에서는 제 1 비트선 쌍 (BL1, /BL1)과, 제 2 비트선 쌍 (BL2, /BL2)과, 센스앰프 (7)와, 제어신호 발생부 (451)와, 제1접속 트랜지스터 (Q1, Q2)와, 제2접속 트랜지스터 (Q3,Q4)와, 입력부 (21)와, 셀프 리프레시 신호발생부(153)와, 내부 제어신호 발생부 (155)를 구비한 반도체 기억장치가 제공된다.In another aspect of the invention, the first bit line pair BL1, / BL1, the second bit line pair BL2, / BL2, the sense amplifier 7, the control signal generator 451, and the first The semiconductor memory device including the connection transistors Q1 and Q2, the second connection transistors Q3 and Q4, the input unit 21, the self refresh signal generator 153, and the internal control signal generator 155. Is provided.

제 1 비트선 쌍 (BL1, /BL1)중의 한편의 비트선 (BL1)에 메모리 셀(MC1)이 접속된다.The memory cell MC1 is connected to one bit line BL1 of the first bit line pair BL1, / BL1.

제 2 비트선 쌍(BL2, /BL2)중의 한편의 비트선 (BL2)에 메모리 셀 (MC2)이 접속된다.The memory cell MC2 is connected to one bit line BL2 of the second bit line pair BL2, / BL2.

센스앰프 (7)는 제 1 비트선 쌍 (BL1/ BL1) 또는 제 2 비트선 쌍 (BL2/ BL2)의 전위를 증폭한다.The sense amplifier 7 amplifies the potential of the first bit line pair BL1 / BL1 or the second bit line pair BL2 / BL2.

제어신호 발생부 (451)는 제1 제어신호 (Q1) 또는 제2 제어신호(Q2)를 발생한다.The control signal generator 451 generates the first control signal Q1 or the second control signal Q2.

제 1 접속 트랜지스터(Q1,Q2)는 제어신호 발생부(451)가 발생하는 제1 제어신호(Ø1)가 그의 제어전극에 공급되는 것에 따라서 제 1 비트선 쌍(BL1, /BL1)과 센스앰프 (7)를 접속한다.The first connection transistors Q1 and Q2 have a sense with the first bit line pair BL1 and / BL1 as the first control signal Ø 1 generated by the control signal generator 451 is supplied to the control electrode thereof. Connect the amplifier (7).

제 2 접속 트랜지스터 (Q3,Q4)는 제어신호 발생부 (451)가 발생하는 제2 제어신호(Ø2)가 그의 제어전극에 공급되는 것에 따라서 제 2 비트선 쌍 (BL2, /BL2)과 센스앰프 (7)를 접속한다.The second connection transistors Q3 and Q4 have a sense with the second bit line pair BL2 and / BL2 as the second control signal Ø 2 generated by the control signal generator 451 is supplied to the control electrode thereof. Connect the amplifier (7).

입력부 (21)는 외부 제어신호 (외부 /RAS)가 제공되어 그것을 내부에 입력한다.The input unit 21 is provided with an external control signal (external / RAS) and inputs it therein.

셀프 리프레시 신호 발생부 (153)는 입력부 (21)가 입력하는 외부 제어신호 (외부 /RAS)에 의거하여 제 1 비트선 쌍 (BL1, /BL1)의 한편의 비트선 (BL1)에 접속된 메모리셀 (MC1) 또는 제 2 비트선 쌍 (BL2, /BL2)의 한편의 비트선 (BL2)에 접속된 메모리셀 (MC2)의 데이터를 셀프 리프레시 하기 위한 셀프 리프레시 신호 (ØSELF)를 발생한다.The self refresh signal generator 153 is a memory connected to one bit line BL1 of the first pair of bit lines BL1 and / BL1 based on an external control signal (external / RAS) input by the input unit 21. A self refresh signal Ø SELF is generated for self refreshing data of the memory cell MC2 connected to one bit line BL2 of the cell MC1 or the second bit line pair BL2, / BL2.

내부 제어신호 발생부 (155)는 셀프 리프레시 신호 발생부 (153)가 발생하는 셀프리프레시 신호 (ØSELF)에 의거하여 내부 제어신호 (내부 /RAS)를 발생한다.The internal control signal generator 155 generates an internal control signal (internal / RAS) based on the cell refresh signal Ø SELF generated by the self refresh signal generator 153.

그리고, 제어신호 발생부 (451)는 통상 동작시에는 전원 전위 레벨 보다도 높은 승압 전위 레벨의 제 1 접속 트랜지스터 (Q1,Q2)에 전달되는 제1 제어신호(Ø1) 또는 제 2 접속 트랜지스터 (Q3,Q4)에 공급되는 제2 제어신호 (Ø2)를 발생하고, 셀프 리프레시 동작시에는 내부 제어신호 발생부 (155)가 발생하는 내부제어 신호(내부 /RAS)의 레벨이 변화한 후, 그의 에지에 따라서 일정 기간만 전원 전위 레벨보다도 높은 승압전위 레벨의 제 1 접속 트랜지스터(Q1,Q2)에 공급되는 제1 제어신호(Q1) 또는 제 2 접속 트랜지스터(Q3,Q4)에 공급되는 제 2 제어신호 (Ø2)를 스위치하여 발생하기 위한 스위칭부(459a, 459b, 459c, 461, 455)를 포함한다.In the normal operation, the control signal generator 451 transmits the first control signal Ø 1 or the second connection transistor Q3 transmitted to the first connection transistors Q1 and Q2 having a boosting potential level higher than the power supply potential level. And a second control signal Ø 2 supplied to Q4), and during the self-refresh operation, after the level of the internal control signal (internal / RAS) generated by the internal control signal generator 155 changes, The second control supplied to the first control signal Q1 or the second connection transistors Q3 and Q4 supplied to the first connection transistors Q1 and Q2 having the boost potential level higher than the power supply potential level for only a certain period of time according to the edge. Switching units 459a, 459b, 459c, 461, 455 for generating by switching the signal Ø 2 .

따라서 이 국면에 의하면 통상 동작시에는 항상 전원 전위 레벌보다도 높은 승압전위 레벨의 제 1 제어신호 또는 제 2 제어신호가 제 1 접속 트랜지스터 또는 제 2 접속 트랜지스터로 공급되므로, 시간 지연이 생기지 않는 액세스가 가능하게 된다.Therefore, according to this aspect, since the first control signal or the second control signal having the boost potential level higher than the power supply potential level is always supplied to the first connection transistor or the second connection transistor in normal operation, access without time delay is possible. Done.

또한, 셀프 리프레시 동작시에는 일정 기간만 전원전위 레벨보다도 높은 승압 전위 레벨의 제 1 제어신호 또는 제 2 제어신호가 제 1 접속 트랜지스터 또는 제 2 접속 트랜지스터에 공급되므로 저 소비 전력화가 도모된다.In the self-refresh operation, the first control signal or the second control signal having the boosted potential level higher than the power supply potential level is supplied only to the first connection transistor or the second connection transistor for a certain period of time, thereby achieving low power consumption.

이하, 제1도 및 제2도를 참조하여 제10도 및 제12도에 나타낸 종례예와 다른 부분에 관하여 설명한다.Hereinafter, with reference to FIG. 1 and FIG. 2, the part different from the example shown in FIG. 10 and FIG. 12 is demonstrated.

제1도에 도시된 DRAM (251)은 제10도에 나타낸 종래의 DRAM (1)의 스위치신호 발생회로 (19)대신에 스위치 신호 발생회로 (253)를 구비한다.The DRAM 251 shown in FIG. 1 includes a switch signal generation circuit 253 instead of the switch signal generation circuit 19 of the conventional DRAM 1 shown in FIG.

스위치 신호 발생회로 (253)는 제2도에 나타낸 바와 같은 회로구성을 하고있다.The switch signal generation circuit 253 has a circuit configuration as shown in FIG.

즉, 스위치 신호 발생회로 (253)는 승압회로 (301)와, 지연회로 (303)와, 3NAND게이트 (305)와, NAND 게이트 (307a, 307b)와, 인버터 (309a, 309b)와, PMOS(311)와, NMOS (313)를 포함한다.That is, the switch signal generation circuit 253 includes the boost circuit 301, the delay circuit 303, the 3NAND gate 305, the NAND gates 307a and 307b, the inverters 309a and 309b, and the PMOS ( 311 and NMOS 313.

승압회로 (301)는 PMOS (315)와 인버터 (317a, 317b)와 커패시터 (319)를 포함한다.The booster circuit 301 includes a PMOS 315, inverters 317a and 317b, and a capacitor 319.

지연회로 (303)는 인버터 (321a∼321d)를 포함한다.The delay circuit 303 includes inverters 321a to 321d.

다음에 접속에 관하여 설명한다.Next, the connection will be described.

외부 /RAS는 3NAND 게이트 (305)와, 지연회로 (303)의 인버터 (321a) 및 NAND게이트 (307a)에 입력된다.The external / RAS is input to the 3NAND gate 305, the inverter 321a and the NAND gate 307a of the delay circuit 303.

인버터 (321a)의 출력은 인버터 (321b, 321c)를 통하여, 3NAND 게이트 (305)에 신호 N1로서 입력된다.The output of the inverter 321a is input as the signal N1 to the 3NAND gate 305 via the inverters 321b and 321c.

또한, 인버터 (321a)의 출력은 인버터 (321b, 321c, 321d)를 통하여 NAND 게이트(307a)에 신호 N2로서 입력된다.In addition, the output of the inverter 321a is input as the signal N2 to the NAND gate 307a through the inverters 321b, 321c, and 321d.

3NAND 게이트 (305)의 출력은 인버터 (309a)를 통하여 승압회로 (301)에 입력된다.The output of the 3NAND gate 305 is input to the boosting circuit 301 through the inverter 309a.

특히, 인버터 (309a)의 출력은 승압회로 (301)의 인버터 (317a) 및 PMOS (315)의 제어전극에 입력된다.In particular, the output of the inverter 309a is input to the inverter 317a of the boost circuit 301 and the control electrode of the PMOS 315.

PMOS (315)는 소스/드레인의 한편이 전원전위 Vcc에 접속되어 있다. 또, PMOS(315)의 소스/드레인의 다른편은 커패시터 (319)의 한편의 전극에 접속되어 동일하게 PMOS (311)의 소스/드레인의 한편에 접속되어 있다.The PMOS 315 has one source / drain connected to the power supply potential Vcc. The other side of the source / drain of the PMOS 315 is connected to one electrode of the capacitor 319 and is similarly connected to the one of the source / drain of the PMOS 311.

커패시터 (319)의 다른편의 전극에는 인버터 (317a)의 출력이 인버터 (317b)를 통하여 공급된다.The output of the inverter 317a is supplied to the electrode on the other side of the capacitor 319 through the inverter 317b.

한편, NAND 게이트 (307a)의 출력은 NAND 게이트 (307b)에 입력된다. NAND게이트 (307b)에는 로우 어드레스 신호 RA2가 입력되어 있다. NAND 게이트(307b)의 출력은 인버터 (309b)를 통하여 PMOS (311) 및 NMOS (313)의 제어전극에 공급된다.On the other hand, the output of the NAND gate 307a is input to the NAND gate 307b. The row address signal RA2 is input to the NAND gate 307b. The output of the NAND gate 307b is supplied to the control electrodes of the PMOS 311 and the NMOS 313 through the inverter 309b.

NMOS (313)의 소스/드레인의 한편은 접지전위에 접속되어 있다. PMOS (311) 및 NMOS (313)외 소스/드레인의 다른편의 각각은 서로 접속되어 있으므로, 거기에서 제어신호 Ø1가 출력된다.One of the sources / drains of the NMOS 313 is connected to the ground potential. Since the PMOS 311 and the other side of the source / drain other than the NMOS 313 are connected to each other, the control signal Ø 1 is output there.

제3도는 워드선 WL1이 선택되는 경우에, 제2도의 스위치 신호 발생회로에서 필요로 하는 신호의 타임 차트를 도시한 도면이고 , 제3도(a)는 외부 /RAS의 타임 차트이고, 제3도 (b)는 로우 어드레스 신호 RA1, RA2의 타임 차트이고, 제3도 (c)는 신호 N1의 타임 차트이고 , 제3도 (d)는 신호 N2의 타임 차트이고, 제3도 (e)는 노드 A의 타임 차트이고, 제3도 (f)는 신호 Øx의 타임 차트이고, 제3도 (g)는 노드 B의 타임 차트이고, 제3도 (h)는 제어신호 Ø1의 타임 차트이다.FIG. 3 is a time chart of signals required by the switch signal generation circuit of FIG. 2 when the word line WL1 is selected. FIG. 3 (a) is a time chart of external / RAS. (B) is a time chart of row address signals RA1, RA2, FIG. 3 (c) is a time chart of signal N1, FIG. 3 (d) is a time chart of signal N2, and FIG. 3 (e) Is a time chart of node A, FIG. 3 (f) is a time chart of signal Ø x , FIG. 3 (g) is a time chart of node B, and FIG. 3 (h) is a time chart of control signal Ø 1 . It is a chart.

다음에, 제3도 및 제2도를 참조하여, 워드선 WL1이 선택되는 경우, 즉 메모리셀 M1이 선택되는 경우에 관하여 설명한다.Next, with reference to FIGS. 3 and 2, the case where the word line WL1 is selected, that is, the case where the memory cell M1 is selected, will be described.

우선, 외부 /RAS가 H 레벨에서 L 레벨로 변화한다.First, external / RAS changes from H level to L level.

이 신호 레벨의 변화에 의해, 로우 어드레스 신호 RA1가 L 레벨에서 H 레벨로 되고, 로우 어드레스 신호 RA2가 L 레벨로 된다.By the change of this signal level, the row address signal RA1 becomes L level from L level, and the row address signal RA2 becomes L level.

신호 N1과 신호 N2는 지연회로 (303)에 의하여 외부 /RAS의 역상및 동기의 지연신호로 되어있다.The signal N1 and the signal N2 are the delay signals of the reverse phase and the synchronization of the external / RAS by the delay circuit 303.

따라서, 외부 /RAS와 지연회로 (303)의 출력인 신호 N1에 외해, 3NAND 게이트(305)는 H 레벨을 출력하고, 인버터 (309a)에 의하여 노드 A는 L 레벨로 되어있다.Therefore, the 3NAND gate 305 outputs the H level except for the signal N1 which is the output of the external / RAS and delay circuit 303, and the node A is at the L level by the inverter 309a.

그 때문에, PMOS (315)가 온 상태로 되고, 신호 Øx는 전원 전위 Vcc로 되어있다.Therefore, the PMOS 315 is turned on, and the signal Ø x is at the power supply potential Vcc.

한편, NAND 게이트 (307a)의 출력은 지연회로 (303)의 출력인 신호 N2와 외부 /RAS에 의하여 H 레벨이다.On the other hand, the output of the NAND gate 307a is H level by the signal N2 which is the output of the delay circuit 303 and the external / RAS.

NAND 게이트 (307b)는 NAND 게이트 (307a)의 출력과 로우 어드레스 신호 RA2에 의하여 H 레벨의 신호를 출력한다.The NAND gate 307b outputs an H level signal by the output of the NAND gate 307a and the row address signal RA2.

그리고, 그 신호는 인버터 309b에 의하여 반전되고, 노드 B는 L 레벨로 된다.The signal is then inverted by the inverter 309b, and the node B becomes L level.

이 노드 B의 L 레벨의 신호를 받는 PMOS 311 는 온 상태로 되고, 노드 B의 L 레벨의 신호를 받는 NMOS 313는 오프상태로 된다.The PMOS 311 receiving the L level signal of the node B is turned on, and the NMOS 313 receiving the L level signal of the node B is turned off.

따라서, 신호 Øx의 전위 레벨인 전원 전위 레벨 Vcc이 PMOS (311)를 롱하여 제어신호 Ø1로서 출력된다.Therefore, the power supply potential level Vcc, which is the potential level of the signal Ø x , is long as the PMOS 311 and output as the control signal Ø 1 .

그리고, 외부 /RAS의 상태가 L 레벨로 일정기간 계속된 후, 외부 /RAS가 H레벨로 상승한다.Then, after the state of the external / RAS continues to the L level for a certain period, the external / RAS rises to the H level.

이에 의해, 3NAND 게이트 (305)의 출력은 외부 /RAS 신호 N1 및 로우 어드레스 RA1가 함께 H 레벨의 시간 만큼 L 레벨의 신호를 출력한다.Thereby, the output of the 3NAND gate 305 outputs the L level signal by the time of H level together with the external / RAS signal N1 and the row address RA1.

인버터 (309a)의 출력은 그 시간 만큼 H 레벨로 되고 노드 A는 H 레벨로 된다. 따라서, PMOS (315)는 오프 상태로 되고 커패시터 (319)의 인버터 (317b)측에 접속된 전극은 H 레벨로 된다.The output of the inverter 309a becomes H level by that time and the node A becomes H level. Therefore, the PMOS 315 is turned off and the electrode connected to the inverter 317b side of the capacitor 319 is at the H level.

이에 의해, 신호 Øx는 전원 전위 Vcc보다도 높은 승압 전위레벨로 그 시간만큼 승압된다.As a result, the signal Ø x is boosted by the time at the boost potential level higher than the power source potential Vcc.

그리고, 승압된 Øx는 PMOS (311)를 통하여 승압된 제어신호 Ø1로서 출력된다.The boosted Ø x is output as the control signal Ø 1 boosted through the PMOS 311.

그 후, 지연회로 (303)의 출력인 신호 N1가 L 레벨로 되기 때문에, 노드 A는 H 레벨에서 L 레벨로 되돌아 간다.Thereafter, since the signal N1, which is the output of the delay circuit 303, becomes L level, the node A returns from the H level to the L level.

따라서, 신호 Øx는 승압전위 레벨에서 전원전위 레벨로 되돌아 간다.Therefore, the signal Ø x returns from the boost potential level to the power supply potential level.

즉, 외부 /RAS가 상승 후 일정기간 제어신호 Ø1는 전원전위 레벨보다도 높은 승압전위 레벨로 승압된다.In other words, after the external / RAS rises, the control signal Ø 1 is stepped up to the boost potential level higher than the power potential level.

이에 의해. 제1도에 나타낸 센스앰프의 접속 트랜지스터 Q1, Q2는 확실하게 온 상태로 되고, 센스앰프 (7)의 데이터가 메모리 셀 MC1에 충분히 보내지게 된다.By this. The connection transistors Q1 and Q2 of the sense amplifier shown in FIG. 1 are reliably turned on, and the data of the sense amplifier 7 are sufficiently sent to the memory cell MC1.

따라서, 리스토어 동작이 확실히 행하여지게 된다.Therefore, the restore operation is surely performed.

제4도는 워드선 WL2이 선택된 경우의 스위칭 회로에 필요한 신호의 타임 차트이고, 제4도 (a)는 외부 /RAS의 타임 차트이고, 제4도 (b)는 로우 어드레스신호 RA1, RA2의 타임 차트이고, 제4도 (c)는 노드 A의 타임 차트이고, 제4도 (d)는 신호 Øx의 타임 차트이고, 제4도 (e)는 노드 B의 타임 차트이고, 제4도 (f)는 제어신호 Ø1의 타임 차트이다.4 is a time chart of signals required for a switching circuit when the word line WL2 is selected, FIG. 4 (a) is a time chart of an external / RAS, and FIG. 4 (b) is a time chart of the row address signals RA1 and RA2. FIG. 4c is a time chart of node A, FIG. 4d is a time chart of signal Ø x , and FIG. 4e is a time chart of node B, and FIG. f) is a time chart of the control signal Ø 1 .

다음에, 제4도 및 제2도를 참조하여 워드선 WL2이 선택된 경우, 즉 메모리 셀 MC2이 선택된 경우의 동작에 관하여 설명한다.Next, with reference to FIGS. 4 and 2, the operation when the word line WL2 is selected, that is, when the memory cell MC2 is selected, will be described.

우선, 외부 /RAS가 H 레벨에서 L 레벨로 레벨 변환된다.First, external / RAS is level switched from H level to L level.

그리고, 로우 어드레스 신호 RA2가 L 레벨에서 H 레벨로 변화하고, 로우 어드레스 신호 RA1는 L레벨 그대로 이다.The row address signal RA2 changes from the L level to the H level, and the row address signal RA1 remains at the L level.

외부 /RAS가 입력되는 NAND 게이트 (307a)는 H 레벨의 신호를 출력하고 이 신호와 로우 어드레스 신호 RA2를 받는 NAND 게이트 (307b)의 출력은 L 레벨로 된다.The NAND gate 307a to which the external / RAS is input outputs a high level signal, and the output of the NAND gate 307b which receives the signal and the row address signal RA2 is at the low level.

따라서, 인버터 (309b)의 출력은 H 레벨로 되고 노드 B도 H 레벨로 된다.Therefore, the output of the inverter 309b becomes H level and the node B also becomes H level.

따라서, PMOS (311)는 오프 상태로 되고 NMOS (313)는 온 상태로 된다.Thus, the PMOS 311 is turned off and the NMOS 313 is turned on.

그리고, 제어신호 Ø1는 NMOS (313)에 접속된 접지전위에 의하여 L 레벨로 된다.The control signal Ø 1 becomes L level by the ground potential connected to the NMOS 313.

즉. 메모리셀 MC2이 선택되는 경우에는 메모리 셀 MC1은 센스앰프 (7)에서 분리된다.In other words. When the memory cell MC2 is selected, the memory cell MC1 is separated from the sense amplifier 7.

이와 같이, 제어신호 Ø1또는 Ø2는 외부 /RAS의 상승 후, 일정 기간만 승압되고 상응하는 제어신호 Ø2또는 Ø1는 L 레벨로 된다.As such, after the rise of the external / RAS, the control signal Ø 1 or Ø 2 is boosted only for a certain period and the corresponding control signal Ø 2 or Ø 1 becomes L level.

또한, 제2도에는 제어신호 Ø1를 발생하는 회로를 나타내고 있지만, 제어신호 Ø2를 발생하는 회로는 로우 어드레스 RA1와 로우 어드레스 RA2가 교체된 회로 이다.2 shows a circuit for generating the control signal Ø 1 , the circuit for generating the control signal Ø 2 is a circuit in which the row address RA1 and the row address RA2 are replaced.

이상과 같이 하여, 한편의 비트선 쌍이 센스앰프에 접속된 후에는 워드선 WL1 또는 WL2이 상승하는 것에 의해, 메모리 셀 MC1 또는 MC2의 미소 전위가 비트선 BL1 또는 BL2에서 판독된다.As described above, after one bit line pair is connected to the sense amplifier, the word lines WL1 or WL2 are raised so that the micro potentials of the memory cells MC1 or MC2 are read from the bit lines BL1 or BL2.

비트선 BL1 또는 BL2는 초기 상태로 전원전위 레벨과 접지전위 레벨의 중간전위에 유지되어 있으므로, 메모리 셀 MC1 또는 MC2에서의 전하에 의하여 미소진폭이 얻어진다.Since the bit lines BL1 or BL2 are initially held at the intermediate potential between the power supply potential level and the ground potential level, a small amplitude is obtained by the charge in the memory cells MC1 or MC2.

따라서, 접속 트랜지스터 Q1 또는 Q3의 제어전극에 입력되는 제어신호 Ø1또는 Ø2가 승압되어 있지 않아도, 비트선 BL1 또는 BL2의 전위 변화는 충분히 센스앰프(7)에 전달된다.Therefore, even if the control signal Ø 1 or Ø 2 input to the control electrode of the connection transistor Q1 or Q3 is not boosted, the potential change of the bit line BL1 or BL2 is sufficiently transmitted to the sense amplifier 7.

한편, 리스토어 시에는 외부 /RAS의 상승 후에, 리스토어에 필요한 일정 기간만큼 즉, 지연 회로 (303)로의 지연 시간만큼 제어신호 Ø1또는 Ø2가 승압된다.On the other hand, at the time of restoration, after the rise of the external / RAS, the control signal Ø 1 or Ø 2 is boosted by the predetermined time necessary for the restoration, that is, the delay time to the delay circuit 303.

따라서, 센스앰프 (7)에 의하여 증폭된 신호는 충분히 메모리 셀 MC1 또는 MC2에 기록된다.Therefore, the signal amplified by the sense amplifier 7 is sufficiently recorded in the memory cells MC1 or MC2.

그 때문에, 종래의 스위치 신호 발생회로 (19)에 필요한 챠지 펌프회로 (107)는 불요하게 된다.Therefore, the charge pump circuit 107 necessary for the conventional switch signal generation circuit 19 becomes unnecessary.

이 챠지 펌프회로 (107)는 계속적으로 동작하게 되어 있었으므로 그 만큼 소비전력이 저감된다.Since the charge pump circuit 107 is continuously operated, the power consumption is reduced by that amount.

제5도는 본 발명의 다른 실시예에 의한 반도체 기억장치로서의 DRAM의 개략 블록도이다.5 is a schematic block diagram of a DRAM as a semiconductor memory device according to another embodiment of the present invention.

이하, 제14도에 나타낸 종래예와 다른 부분에 관하여 설명한다.Hereinafter, parts different from the conventional example shown in FIG. 14 will be described.

즉, 제14도에 나타낸 스위치 신호 발생회로 (19)의 대신에 본 실시예의 DRAM(351)은 스위치 신호 발생회로 (353)을 포함한다.In other words, instead of the switch signal generation circuit 19 shown in FIG. 14, the DRAM 351 of this embodiment includes a switch signal generation circuit 353. As shown in FIG.

스위치 신호 발생회로 (353)는 제6도에 나타낸 바와 같은 회로이다.The switch signal generation circuit 353 is a circuit as shown in FIG.

즉, 제6도에 나타낸 스위치 신호 발생회로 (353)는 거의 제2도에 나타낸 스위치 신호 발생회로 (253)와 동일하다.That is, the switch signal generation circuit 353 shown in FIG. 6 is almost the same as the switch signal generation circuit 253 shown in FIG.

다르게된 부분은 제5도에 나타낸 DRAM (351)이 셀프 리프레시 기능을 가지기 위하여 셀프 리프레시 신호 발생회로 (153) 및 내부 /RAS 발생회로 (155)를 가지고 있으므로, 스위치 신호 발생회로 (253)가 셀프 리프레시 시에는 외부 /RAS가 아닌 내부 /RAS에 따라서 동작하는 것이다.The difference is that since the DRAM 351 shown in FIG. 5 has a self refresh signal generation circuit 153 and an internal / RAS generation circuit 155 in order to have a self refresh function, the switch signal generation circuit 253 is self-contained. When refreshing, it operates according to internal / RAS, not external / RAS.

즉, 스위치 신호 발생회로 (353)는 제2도의 외부 /RAS가 입력되는 3NAND 게이트 (305), 지연회로 (303) 및 NAND 게이트 (307a)의 대신에 3NAND 게이트(401), 지연회로 (403) 및 NAND 게이트 (405)를 구비한다.That is, the switch signal generation circuit 353 is a 3NAND gate 401 and a delay circuit 403 instead of the 3NAND gate 305, the delay circuit 303 and the NAND gate 307a to which the external / RAS of FIG. 2 is input. And a NAND gate 405.

3NAND 게이트 (401), 지연회로 (403) 및 NAND 게이트 (405)에는 내부(INT)/RAS가 입력된다.Internal (INT) / RAS is input to the 3NAND gate 401, the delay circuit 403, and the NAND gate 405.

제7도는 제6도에 나타낸 스위치 신호 발생회로로 표시되는 신호의 타임 차트이고, 제7도 (a)는 외부 /RAS의 타임 차트이고, 제7도 (b)는 외부 /CAS의 타임 차트이고, 제7도 (c)는 내부 /RAS의 타임 차트이고, 제7도 (d)는 제어신호 Ø1, Ø2의 타임 차트이다.7 is a time chart of a signal represented by the switch signal generating circuit shown in FIG. 6, FIG. 7 (a) is a time chart of an external / RAS, and FIG. 7 (b) is a time chart of an external / CAS. 7 (c) is a time chart of internal / RAS, and FIG. 7 (d) is a time chart of control signals Ø 1 and Ø 2 .

제7도를 참조하여 간단하게 동작에 관하여 설명한다.Referring to FIG. 7, operation will be briefly described.

상술한 바와 같이, 셀프 리프레시 동작시에는 외부 /RAS가 H 레벨에서 L 레벨로 변화하기 전에, 외부 /CAS가 H 레벨에서 L 레벨로 변화한다.As described above, during the self-refresh operation, the external / CAS changes from the H level to the L level before the external / RAS changes from the H level to the L level.

그후, 일정 기간 외부 /RAS 및 외부 /CAS가 L 레벨로된 후, 셀프 리프레시 신호 발생회로 (153)에서 셀프 리프레시 신호 ØSELF가 발생하고, 그에 따라서 내부 /RAS가 L 레벨에서 H 레벨로 된다.Thereafter, after the external / RAS and the external / CAS are at the L level for a predetermined period, the self refresh signal Ø SELF is generated in the self refresh signal generation circuit 153, whereby the internal / RAS is at the L level at the H level.

이에 의해, 제어신호 Ø1또는 Ø2의 전위레벨이 전원 전위 Vcc보다 높은 승압전위 레벨로 상승하게 된다.As a result, the potential level of the control signal Ø 1 or Ø 2 rises to the boosted potential level higher than the power source potential Vcc.

따라서, 제1도에서 제4도를 사용하여 설명한 실시예와 동일하게 제어신호 Ø1또는 제어신호 Ø2가 항상 승압전위 레벨로 설정될 필요가 없기 때문에, 그 만큼 셀프 리프레시 시의 저 소비 전력화를 도모하게 된다.Therefore, since the control signal Ø 1 or the control signal Ø 2 does not always need to be set to the boost potential level in the same manner as in the embodiment described with reference to FIGS. 1 to 4, the lower power consumption at the time of self refresh is achieved. It is planned.

이에 의해, 셀프 리프레시 동작시의 소비전력에 영향을 받는 휴대용 기기의 수명이 개선된다.This improves the life of the portable device affected by the power consumption during the self refresh operation.

제8도는 본 발명의 또 다른 실시예에 의한 반도체 기억 장치로서 DRAM의 스위치 신호 발생회로를 나타낸 도면이다.8 is a diagram showing a switch signal generation circuit of a DRAM as a semiconductor memory device according to another embodiment of the present invention.

그런데, 제5도에 나타낸 DRAM (351)에는 통상 동작시에는 외부 /RAS의 상승 후 일정기간 승압된 제어신호 Ø1또는 Ø2가 센스앰프 (7)에 공급되어 셀프 리프레시 동작시에는 내부 /RAS의 상승 후, 일정기간 승압된 제어신호 Ø1또는 Ø2가 센스앰프 (7)에 공급된다.By the way, in the DRAM 351 shown in FIG. 5, the control signal Ø 1 or Ø 2 boosted for a predetermined time after the rise of the external / RAS during normal operation is supplied to the sense amplifier 7, and the internal / RAS during the self-refresh operation. After rising, the control signal Ø 1 or Ø 2 boosted for a certain period of time is supplied to the sense amplifier 7.

이와 같은 방법에서는 통상 동작시, 특히 리스토어 동작을 개시하는 경우에 외부 /RAS가 상승한 후, 일정기간의 승압시간을 필요로 하기 때문에 사이클 타임의 고속화가 곤란하다는 문제점이 있다.In such a method, there is a problem that it is difficult to speed up the cycle time since the external / RAS rises after the external / RAS rises during normal operation, particularly when the restore operation is started.

따라서, 제8도에 나타내는 실시예에서 통상 동작시에는 항상 승압전위 레벨로 승압된 제어신호 Ø1또는 Ø2가 발생되고, 셀프 리프레시 동작시에는 일정기간만 승압된 제어신호 Ø1또는 Ø2가 발생되는 스위치 신호 발생회로를 나타낸다.Thus, the control signal voltage step-up in the embodiment shown in Fig. 8 at all times step-up the potential level at the time of the normal operation Ø 1 or Ø 2 is generated and, only when the self-refresh operation, the period of time the step-up control signal Ø 1 or Ø 2 The generated switch signal generation circuit is shown.

제8도를 참조하면, 스위치 신호 발생회로 (451)는 챠지 펌프회로 (453a, 453b)와, 승압회로 (454)와, 발진회로 (455)와, 지연회로 (457a, 457b)와, NAND 게이트 (459a, 459b, 459c)와, NOR 게이트 (461)와, 인버터 (463a, 463b)와, PMOS (465a, 465b)와, NMOS (467a, 467b)와, 3NANO 게이트 (469)를 포함한다.Referring to FIG. 8, the switch signal generation circuit 451 includes the charge pump circuits 453a and 453b, the boost circuit 454, the oscillation circuit 455, the delay circuits 457a and 457b, and the NAND gate. 459a, 459b, 459c, NOR gate 461, inverters 463a, 463b, PMOS 465a, 465b, NMOS 467a, 467b, and 3NANO gate 469.

발진회로 (455)는 NOR 게이트 (471)와 인버터 (473a, 473b)를 포함한다.The oscillation circuit 455 includes a NOR gate 471 and inverters 473a and 473b.

지연회로 (457a)는 인버터 (475a, 475b, 475c)를 포함한다.Delay circuit 457a includes inverters 475a, 475b, 475c.

지연회로 (457b)는 인버터 (477a, 477b, 477c)를 포함한다.Delay circuit 457b includes inverters 477a, 477b, 477c.

승압회로 (454)는 인버터 (481a, 481b)와, 커패시터 (483)와, PMOS (479)를 포함한다.The booster circuit 454 includes inverters 481a and 481b, a capacitor 483, and a PMOS 479.

다음에, 접속에 관하여 설명한다.Next, the connection will be described.

외부 /RAS와 셀프 리프레시 신호 ØSELF가 NOR 게이트 (461)에 입력된다.An external / RAS and self refresh signal Ø SELF is input to the NOR gate 461.

NOR 게이트 (461)의 출력은 챠지 펌프회로 (453a)에 입력된다. 셀프 리프레시 신호 ØSELF는 발진회로 (455)의 NOR 게이트 (471)에 입력되고 NOR 게이트 (471)에는 인버터 (473b)의 출력도 입력된다.The output of the NOR gate 461 is input to the charge pump circuit 453a. The self refresh signal Ø SELF is input to the NOR gate 471 of the oscillation circuit 455, and the output of the inverter 473b is also input to the NOR gate 471.

NOR게이트 (471)의 출력은 인버터 (473a, 473b)를 통하여 신호 Øc로서 챠지 펌프회로 (453b)에 입력된다.The output of the NOR gate 471 is input to the charge pump circuit 453b through the inverters 473a and 473b as the signal Øc.

챠지 펌프회로 (453a, 453b)는 각각 신호를 승압하여 승압신호 ØH를 출력한다.The charge pump circuits 453a and 453b respectively boost the signal and output the boost signal Ø H.

한편, 내부(INT) /RAS는 NAND 게이트 (459a)에 입력되는 동시에, 지연회로 (457a)의 인버터 (475a)에 입력된다.On the other hand, the internal INT / RAS is input to the NAND gate 459a and is also input to the inverter 475a of the delay circuit 457a.

인버터 (475a)의 출력은 인버터 (475b, 475c)를 통하여 NAND 게이트 (459a)에 입력된다.The output of the inverter 475a is input to the NAND gate 459a through the inverters 475b and 475c.

NAND 게이트 (459a)의 출력은 NAND 게이트 (459b)에 입력된다. NAND 게이트(459b)에는 셀프 리프레시 신호 ØSELF도 입력된다.The output of the NAND gate 459a is input to the NAND gate 459b. The self refresh signal Ø SELF is also input to the NAND gate 459b.

NAND 게이트 (459b)에는 셀프 리프라시 신호 ØSELF도 입력된다. NAND 게이트(459b)의 출력은 승압회로 (454)의 인버터 (481a)에 입력되는 동시에, PMOS (479)의 제어전극에도 공급된다.The self refresh signal Ø SELF is also input to the NAND gate 459b. The output of the NAND gate 459b is input to the inverter 481a of the boost circuit 454 and is also supplied to the control electrode of the PMOS 479.

PMOS (479)의 소스/드레인의 한편은 전원 전위 Vcc에 접속되고, 다른편은 커패시터 (483)의 한편의 전극에 접속된다.One side of the source / drain of the PMOS 479 is connected to the power supply potential Vcc, and the other side is connected to one electrode of the capacitor 483.

커패시터 (483)의 다른편의 전극에는 인버터 (481a)의 출력이 인버터 (481b)를 통하여 공급된다.The output of the inverter 481a is supplied to the electrode on the other side of the capacitor 483 via the inverter 481b.

그리고, 커패시터 (483)의 한편의 전극에서 승압신호 ØH가 출력된다.Then, the boosted signal Ø H is output from one electrode of the capacitor 483.

승압 신호 ØH는 PMOS (465a, 465b)의 각각의 소스/드레인의 한편에 공급된다.The boost signal Ø H is supplied to one of each source / drain of the PMOS 465a, 465b.

PMOS (465a, 465b)의 각각의 소스/드레인의 다른편은 NMOS (467a, 467b)의 한편의 소스/드레인에 접속되어 있다.The other side of each source / drain of PMOS 465a, 465b is connected to one source / drain of NMOS 467a, 467b.

NMOS (467a, 467b)의 다른편의 소스/드레인은 접지전위에 접속되어 있다. 또, NMOS (467a)의 소스/드레인의 한편은 PMOS (465b)의 제어전극에 접속되고, NMOS (467b)의 소스/드레인의 한편은 PMOS (465a)의 제어전극에 접속되어 있다.The other source / drain of the NMOSs 467a and 467b is connected to the ground potential. One source / drain of the NMOS 467a is connected to the control electrode of the PMOS 465b, and one source / drain of the NMOS 467b is connected to the control electrode of the PMOS 465a.

또, 외부 /RAS가 3NAND 게이트 (469)에 공급되고, 또 지연회로 (457b)의 인버터(477a)에 공급된다.The external / RAS is supplied to the 3NAND gate 469 and is supplied to the inverter 477a of the delay circuit 457b.

인버터 (477a)의 출력은 인버터 (477b, 477c)를 통하여 NAND 게이트 (459c)에 공급된다.The output of the inverter 477a is supplied to the NAND gate 459c through the inverters 477b and 477c.

NAND 게이트 (459c)에는 셀프 리프레시 신호 ØSELF도 공급된다.The self refresh signal Ø SELF is also supplied to the NAND gate 459c.

NAND 게이트 (459c)의 출력은 3NAND 게이트 (469)에 공급된다.The output of the NAND gate 459c is supplied to the 3NAND gate 469.

3NAND 게이트 (469)의 다른 입력에는 로우 어드레스 신호 RA2(RA1)가 공급된다.The other address of the 3NAND gate 469 is supplied with a row address signal RA2 (RA1).

그리고, 3NAND 게이트 (469)의 출력은 인버터 (463b)를 통하여 NMOS (467a)의 제어전극에 공급되고, 또 인버터 (463a)를 통하여 NMOS (467b)의 제어전극에 공급된다.The output of the 3NAND gate 469 is supplied to the control electrode of the NMOS 467a through the inverter 463b, and to the control electrode of the NMOS 467b through the inverter 463a.

그리고, 제어신호 Ø1(Ø2)가 출력된다.Then, the control signal Ø 1 (Ø 2 ) is output.

제9도는 제8도에 나타낸 스위치 신호 발생회로에 표시된 신호의 타임 차트이고, 제9도 (a)는 외부 /RAS의 타임 차트이고, 제9도 (b)는 외부 /CAS의 타임 차트이고 , 제9도 (c)는 셀프 리프레시 신호 ØSELF의 타임 차트이고, 제9도 (d)는 내부 /RAS의 타임 차트이고, 제9도 (e)는 신호 Øc의 타임 차트이고, 제9도 (f)는 승압신호 ØH의 타임 차트이고, 제9도 (g)는 노드 C의 타임 차트 이고,9 is a time chart of signals displayed in the switch signal generating circuit shown in FIG. 8, FIG. 9 (a) is a time chart of an external / RAS, FIG. 9 (b) is a time chart of an external / CAS, FIG. 9 (c) is a time chart of the self-refresh signal Ø SELF , FIG. 9 (d) is a time chart of the internal / RAS, FIG. 9 (e) is a time chart of the signal Ø c, and FIG. f) is a time chart of the boost signal Ø H , and FIG. 9 (g) is a time chart of the node C,

제9도 (h)는 노드 D의 타임 차트이고, 제9도 (i)는 로우 어드레스 RA1,2의 타임 챠트이고, 제9도 (j)는 제어신호 Ø1또는 Ø2의 타임 차트이고, 제9도(k)는 워드선 WL1, WL2의 타임 차트이다.FIG. 9 (h) is a time chart of node D, FIG. 9 (i) is a time chart of row address RA1, 2, FIG. 9 (j) is a time chart of control signal Ø 1 or Ø 2 , 9 (k) is a time chart of word lines WL1 and WL2.

제9도를 참조하여 동작에 관하여 설명한다.The operation will be described with reference to FIG.

통상 동작시에는 셀프 리프레시 신호 ØSELF는 L 레벨이다.In normal operation, the self-refresh signal Ø SELF is at L level.

따라서, NOR 게이트 (461)는 외부 /RAS의 신호 레벨에 따라서 H 레벨 또는 L 레벨의 신호를 출력한다.Therefore, the NOR gate 461 outputs a signal of H level or L level in accordance with the signal level of the external / RAS.

그 반대로, 발진회로 (455)는 H 레벨의 신호 Øc를 출력한다. 이와 같은 상태에 의하여 챠지 펌프회로 (453a, 453b)는 제12도에 나타낸 종래의 챠지 펌프회로 (103, 107)와 동일한 동작을 행한다.On the contrary, the oscillator circuit 455 outputs the signal? C of the H level. In this state, the charge pump circuits 453a and 453b perform the same operations as the conventional charge pump circuits 103 and 107 shown in FIG.

한편, NAND 게이트 (459b)에는 L 레벨의 셀프 리프레시 신호 ØSELF가 입력 되기 때문에, 그 출력은 H 레벨로 된다. H 레벨의 신호가 승압회로 (454)에 입력된다.On the other hand, since the L level self-refresh signal Ø SELF is input to the NAND gate 459b, the output becomes H level. The H level signal is input to the booster circuit 454.

그 때문에, 노드 C는 전원전위 Vcc의 H 레벨 그대로 된다. 따라서 승압회로(454)는 동작하지 않는다.Therefore, the node C remains at the H level of the power supply potential Vcc. Therefore, the booster circuit 454 does not operate.

또, 한편 NAND 게이트 (459c)에도 L 레벨의 셀프 리프레시 신호 ØSELF가 입력되므로, 그의 출력은 H 레벨이다.On the other hand, since the L level self-refresh signal Ø SELF is also input to the NAND gate 459c, its output is at the H level.

따라서, 3NAND 게이트 (469)는 외부 /RAS 및 로우 어드례스 RA2(RA1)의 레벨에 의하여 그의 출력이 결정된다.Thus, the 3NAND gate 469 has its output determined by the level of the external / RAS and low address RA2 (RA1).

즉, 이 상태에서는 제12도에 나타낸 인버터 (101b) 및 NAND 게이트 (113)와 3NAND 게이트 (469) 및 인버터 (463b)의 관계가 등가이다.That is, in this state, the relationship between the inverter 101b and the NAND gate 113, the 3NAND gate 469, and the inverter 463b shown in FIG. 12 is equivalent.

이와 같이 통상 동작시에는 제12도에 나타낸 종래예와 거의 동일하게 동작하므로, 승압신호 ØH는 항상 승압레벨로 유지된다.In the normal operation as described above, since the operation is almost the same as the conventional example shown in FIG. 12, the boost signal Ø H is always maintained at the boost level.

따라서, 항상 승압 레벨의 제어신호 Ø1(Ø2)가 출력된다.Therefore, the control signal Ø 1 (Ø 2 ) of the boost level is always output.

그런데, 셀프 리프레시 동작에 들어가면 이 스위치 신호 발생회로 (451)는 제6도에 나타낸 실시예와 동일한 작용을 한다.By the way, when the self refresh operation is started, this switch signal generation circuit 451 has the same function as the embodiment shown in FIG.

즉, 셀프 리프레시 동작시에는 셀프 리프레시 신호 ØSELF가 H 레벨로 된다.That is, in the self refresh operation, the self refresh signal Ø SELF becomes H level.

따라서, NOR 게이트 (461)의 출력은 L 레벨로 되고, 발진회로 (455)의 NOR 게이트 (471)의 출력도 L레벨로 되어, 발진회로 (455)의 출력인 신호 Øc도 L 레벨로 된다.Therefore, the output of the NOR gate 461 becomes L level, the output of the NOR gate 471 of the oscillation circuit 455 also becomes L level, and the signal? C which is the output of the oscillation circuit 455 also becomes L level.

따라서, 챠지 펌프 회로 (453a, 453b)는 함께 동작을 정지한다.Therefore, the charge pump circuits 453a and 453b stop operation together.

따라서 승압신호 ØH는 전원전위 Vcc의 레벨로 된다.Therefore, the boost signal Ø H is at the level of the power supply potential Vcc.

그 후, 내부 /RAS가 H 레벨에서 L 레벨로 변화한다.Then, the internal / RAS changes from H level to L level.

이에 수반하여, NAND 게이트 (459a)는 H 레벨의 신호를 출력한다. 이 NAND게이트 (459a)의 출력이 H 레벨에 유지되는 기간은 지연회로 (457a)에 의한 지연시간에 상당한다.In connection with this, the NAND gate 459a outputs a signal of the H level. The period during which the output of the NAND gate 459a is maintained at the H level corresponds to the delay time by the delay circuit 457a.

그리고, NAND 게이트 (459b)는 입력이 함께 H 레벨에 있는 동안, 즉 지연 회로(457a)의 지연시간 만큼 L 레벨의 신호를 출력한다.The NAND gate 459b then outputs an L level signal while the inputs are at H level, i.e., by the delay time of the delay circuit 457a.

따라서, PMOS (479)는 온 상태로 되어 승압신호 ØH는 전원전위 Vcc로 유지 된다.Thus, the PMOS 479 is turned on so that the boost signal Ø H is maintained at the power supply potential Vcc.

그 후, 내부 /RAS의 상승 후 일정기간 NAND 게이트 (459a)는 L 레벨의 신호를 출력한다. 따라서 NAND게이트 (459b)도 H레벨의 신호를 그 기간 동안 출력하여 커패시터 (483)를 충전한다.Thereafter, the NAND gate 459a outputs an L level signal for a predetermined period after the rise of the internal / RAS. Therefore, the NAND gate 459b also outputs a high level signal during that period to charge the capacitor 483.

따라서 커패시터 (483)에서 승압되는 승압신호 ØH가 일정기간만 발생된다.Therefore, the boost signal Ø H boosted by the capacitor 483 is generated only for a certain period of time.

이에 의해, 제어신호 Ø1도 그 시간만큼 승압되어 출력된다.As a result, the control signal Ø 1 is also boosted by that time and output.

이와 같이, 셀프 리프레시 동작시 이외에는 종래와 같이 항상 승압신호 ØH를 발생시켜 셀프 리프레시 동작시에는 필요한 시간 만큼 승압신호 ØH를 발생시키도록 스위칭 된다.In this manner, except in the case of the self-refresh operation, the boost signal Ø H is always generated as in the prior art, and in the self-refresh operation, it is switched to generate the boost signal Ø H for the required time.

이에 의해, 통상 동작시에는 외부 /RAS가 L레벨의 사이클 내에서 리스토어 동작을 완료하고, 셀프 리프레시 동작시에는 내부 /RAS 신호의 상승 후에 리스토어동작을 행하게 되므로 통상의 판독 동작시의 사이클 타임의 고속화를 방해하지 않고, 셀프 리프레시 동작시의 저 소비 전력화를 도모할 수 있다.As a result, during normal operation, the external / RAS completes the restore operation within the L level cycle, and during the self refresh operation, the restore operation is performed after the internal / RAS signal is raised, thereby increasing the cycle time during the normal read operation. It is possible to reduce the power consumption during the self-refresh operation without disturbing the operation.

또한, 셀프 리프레시 동작시에는 소비 전력을 저감하기 위하여 리프레시 주기가 매우 길게 설정되는 것이 바람직하다.In the self-refresh operation, the refresh cycle is preferably set very long in order to reduce power consumption.

따라서, 내부 /RAS 신호의 상승 후에, 리스토어 동작을 행하게 되어도 고속화에는 어떠한 문제도 없다.Therefore, even if the restore operation is performed after the internal / RAS signal is raised, there is no problem in speeding up.

본 발명의 실시예에 의하면 , 제 1 비트선 쌍과 센스앰프와 접속하기 위한 제 1 접속 트랜지스터의 제어전극에 또는 제 2 비트선 쌍과 센스앰프를 접속하기 위한 제 2 접속 트랜지스터의 제어전극에 일정 기간만 전원전위 레벨보다도 높은 승압 전위 레벨의 제1 제어신호 또는 제2 제어신호를 각각 공급한다.According to an embodiment of the present invention, the control electrode of the first connection transistor for connecting the first bit line pair and the sense amplifier or the control electrode of the second connection transistor for connecting the second bit line pair and the sense amplifier are constant. Only the period of time supplies the first control signal or the second control signal having the boosted potential level higher than the power supply potential level.

그 때문에, 항상 승압전위 레벨에 설정된 제1 제어신호 또는 제 2 제어신호가 발생되는 경우에 비하여, 소비 전력이 감소될 수 있다.Therefore, the power consumption can be reduced as compared with the case where the first control signal or the second control signal set at the boost potential level is always generated.

Claims (11)

한편의 비트선 (BL1)에 메모리셀 (MC1)이 접속되는 제 1 비트선 쌍 (BL1, /BL1)과, 한편의 비트선 (BL2)에 메모리셀 (MC2)이 접속되는 제 2 비트선 쌍 (BL2, /BL2)과, 상기 제 1 비트선 쌍 (BL1, /BL1) 또는 상기 제 2 비트선 쌍 (BL2, /BL2)의 전위를 증폭하기 위한 센스앰프 (7)와, 일정 기간만 전원 전위 레벨보다도 높은 승압 전위 레벨의 제 1 제어신호(Ø1) 또는 제 2 제어신호(Ø2)를 발생하기 위한 제어신호 발생수단(253, 353, 451)과, 상기 제어신호 발생수단 (253, 353, 451)이 발생하는 제 1 제어신호 (Ø1)가 그의 제어전극에 공급되는 것에 따라서, 상기 제 1 비트선 쌍 (BL1, /BL1)과 상기 센스앰프 (7)를 접속하는 제 1 접속 트랜지스터 (Q1, Q2)와, 상기 제어신호 발생수단(253, 353, 451)이 발생하는 제 2 제어신호 (Øa)가 그의 제어전극에 공급되는 것에 따라서, 상기 제 2 비트선 쌍 (BL2, /BL2)과 상기 센스앰프 (7)를 접속하는 제 2 접속 트랜지스터 (Q3, Q4)를 구비한 반도체 기억장치.First bit line pair BL1, / BL1 to which memory cell MC1 is connected to bit line BL1 on one side, and second bit line pair to which memory cell MC2 is connected to bit line BL2 on one side. (BL2, / BL2), a sense amplifier (7) for amplifying the potential of the first bit line pair (BL1, / BL1) or the second bit line pair (BL2, / BL2), and a power supply only for a predetermined period Control signal generating means 253, 353, 451 for generating a first control signal Ø 1 or a second control signal Ø 2 having a boosted potential level higher than the potential level; and the control signal generating means 253, First connection for connecting the first pair of bit lines BL1 and / BL1 and the sense amplifier 7 as the first control signal Ø 1 generated by 353 and 451 is supplied to its control electrode. The second bit line pair BL2, / as the transistors Q1 and Q2 and the second control signal Øa generated by the control signal generating means 253, 353, 451 are supplied to the control electrode thereof. BL2 ) And a second connection transistor (Q3, Q4) for connecting the sense amplifier (7). 제1항에 있어서, 상기 제어신호 발생수단 (253, 353, 451)은, 소정의 신호 (내부 /RAS, 외부 /RAS)를 수신하여, 그 신호 (내부 /RAS, 외부 /RAS)를 일정기간 지연하는 지연수단 (303, 403, 475a)과, 상기 지연수단 (303, 403, 475a)이 신호 (내부 /RAS, 외부 /RAS)를 지연시킨 일정기간에 대응하여 승압전위 레벨의 제 1 제어신호 (Ø1) 또는 제 2 제어 신호(Ø2)를 발생하도록, 상기 신호 (내부 /RAS, 외부 /RAS)에 의거하여 승압신호 (ØH)를 발생하는 승압수단 (301, 454)를 포함하는 반도체 기억장치.The control signal generating means (253, 353, 451) receives a predetermined signal (internal / RAS, external / RAS), and the signal (internal / RAS, external / RAS) for a predetermined period of time. A first control signal having a boost potential level corresponding to a delay period of delay means 303, 403, 475a and the delay means 303, 403, 475a delaying a signal (internal / RAS, external / RAS) A boosting means (301, 454) for generating a boost signal (Ø H ) based on the signal (internal / RAS, external / RAS) to generate (Ø 1 ) or a second control signal (Ø 2 ). Semiconductor memory. 제1항에 있어서, 상기 제어신호 발생수단 (253,353,451)은 상기 제 1 접속 트랜지스터 (Q1, Q2)를 온 혹은 오프 시키기 위한 제 1 스위칭 신호 (Ø1)를 발생하거나 또는 상기 제 2 접속 트랜지스터 (Q3,Q4)를 온 혹은 오프시키기 위한 제 2 스위칭 신호 (Ø2)를 발생하는 스위칭 신호 발생회로(253, 353, 451)를 포함 하는 반도체 기억장치.The control signal generating means (253, 353, 451) generates a first switching signal (Ø 1 ) for turning on or off the first connection transistor (Q1, Q2) or the second connection transistor (Q3). And a switching signal generating circuit (253, 353, 451) for generating a second switching signal (Ø 2 ) for turning Q4 on or off. 제1항에 있어서, 외부 제어신호 (외부 /RAS)를 수신하여 그 신호를 내부에 입력하기 위한 입력수단(21)을 더욱 구비하며, 상기 제어신호 발생수단(253, 353, 451)은 통상 동작시에, 상기 입력 수단(21)을 통하여 입력되는 외부 제어신호 (외부 /RAS)의 레벨 변화의 트레일링(trailing) 에지에 따라서 일정 기간만 전원전위 레벨보다도 높은 승압 전위레벨의 상기 제 1 접속 트랜지스터 (Q1, Q2)에 공급되는 제 1 제어신호 (Ø1) 또는 상기 제 2 접속 트랜지스터 (Q3, Q4)에 공급되는 제 2 제어신호 (Ø2)를 발생하는 반도체 기억장치.2. The apparatus according to claim 1, further comprising an input means (21) for receiving an external control signal (external / RAS) and inputting the signal therein, wherein the control signal generating means (253, 353, 451) are operated normally. At the time of the first connection transistor having a boost potential level higher than the power supply potential level only for a predetermined period according to the trailing edge of the level change of the external control signal (external / RAS) input through the input means 21 at the time. A semiconductor memory device for generating a first control signal (Ø 1 ) supplied to (Q1, Q2) or a second control signal (Ø 2 ) supplied to the second connection transistors (Q3, Q4). 제4항에 있어서, 상기 입력수단 (21)은 외부 /RAS신호를 수신하여 내부에 입력하기 위한 /RAS 입력 회로 (21)를 포함하는 반도체 기억장치.5. The semiconductor memory device according to claim 4, wherein said input means (21) comprises a / RAS input circuit (21) for receiving an external / RAS signal and inputting it therein. 제1항에 있어서, 외부 제어신호 (외부 /RAS)를 수신하여, 내부에 입력하기 위한 입력수단(21)과, 상기 입력수단(21)을 통하여 입력되는 외부 제어신호 (외부 /RAS)에 의거하여, 상기 제 1 비트선 쌍 (BL1, /BL1)의 한편의 비트선 (BL1)에 접속된 메모리셀 (MC1) 또는 상기 제 2 비트선 쌍(BL2, /BL2)의 한편의 비트선(BL2)에 접속된 메모리셀 (MC2)의 데이터를 셀프 리프레시 하기 위한 셀프 리프레시 신호 (ØSELF)를 발생하는 셀프 리프레시 신호 발생수단 (153)과, 상기 셀프 리프레시 신호 발생수단(153)에서 발생된 셀프 리프레시 신호(ØSELF)에 의거하여 내부 제어신호 (내부 /RAS)를 발생하는 내부 제어신호발생 수단 (155)을 더욱 구비하며, 상기 제어신호 발생수단(253, 353, 451)은 셀프 리프레시 동작시에, 상기 내부제어신호 발생수단(155)에 의해 발생된 내부 제어신호 (내부 /RAS)의 레벨변화의 트레일링 에지에 따라서, 일정 기간만 전원전위 레벨보다도 높은 승압전위 레벨의 상기 제 1 접속 트랜지스터 (Q1, Q2)에 공급되는 제 1 신호 (Ø1) 또는 상기 제 2 접속 트랜지스터 (Q3, Q4)에 공급되는 제 2 제어신호 (Ø2)를 발생하는 반도체 기억장치.According to claim 1, On the basis of an input means 21 for receiving an external control signal (external / RAS), and inputs therein, and an external control signal (external / RAS) input through the input means 21. Thus, the memory cell MC1 connected to one bit line BL1 of the first bit line pair BL1, / BL1 or the other bit line BL2 of the second bit line pair BL2, / BL2. Self refresh signal generating means 153 for generating a self refresh signal Ø SELF for self refreshing the data of the memory cell MC2 connected to the < RTI ID = 0.0 >)< / RTI > An internal control signal generating means 155 for generating an internal control signal (internal / RAS) based on the signal Ø SELF is further provided, wherein the control signal generating means 253, 353, 451 are used in the self refresh operation. , An internal control signal generated by the internal control signal generating means 155 (internal / RAS) The first signal Ø 1 or the second connection transistor Q3 supplied to the first connection transistors Q1 and Q2 having a boost potential level higher than the power supply potential level only for a predetermined period according to the trailing edge of the level change of And a second control signal (Ø 2 ) supplied to Q4). 제6항에 있어서, 상기 입력수단 (21)은 외부/RAS신호를 수신하여 그 신호를 내부에 입력하기 위한 /RAS 입력 회로 (21)를 포함하는 반도체 기억장치.7. The semiconductor memory device according to claim 6, wherein said input means (21) comprises a / RAS input circuit (21) for receiving an external / RAS signal and inputting the signal therein. 한편의 비트선 (BL1)에 메모리 셀 (MC1)이 접속되는 제 1 비트선 쌍 (BL1, /BL1)과, 한편의 비트선 (BL2)에 메모리 셀 (MC2)이 접속되는 제 2 비트선 쌍 (BL2, /BL2)과, 상기 제 1 비트선 쌍 (BL1, /BL1) 또는 상기 제 2 비트선쌍 (BL2, /BL2)의 전위를 증폭하기 위한 센스앰프 (7)와, 제 1 제어신호 (Ø1) 또는 제 2 제어신호 (Ø2)를 발생하는 제어신호 발생 수단 (451)과, 상기 제어신호 발생수단 (451)이 발생하는 제 1 제어신호 (Ø1)가 그의 제어 전극에 공급되는 것에 따라서, 상기 제 1 비트선 쌍 (BL1, /BL1)과 상기 센스앰프 (7)를 접속하기 위한 제 1 접속 트랜지스터(Q1, Q2)와, 상기 제어신호 발생수단 (451)이 발생하는 제 2 제어신호 (Ø2)가 그의 제어 전극에 제공되는 것에 따라서, 상기 제 2 비트선 쌍(BL2, /)BL2)과 상기 센스앰프 (7)를 접속하기 위한 제 2 접속 트랜지스터(Q3, Q4)와, 외부 제어신호 (외부 /RAS)를 수신하여 그 신호를 내부에 입력하기 위한 입력수단(21)과, 상기 입력수단 (21)을 통하여 입력되는 외부 제어신호 (외부 /RAS)에 의거하여 상기 제 1 비트선 쌍 (BL1, /BL1)의 한편의 비트선 (BL1)에 접속된 메모리 셀(MC1) 또는 상기 제 2 비트선 쌍 (BL2, /BL2)의 한편의 비트선(BL2)에 접속된 메모리 셀(MC2)의 데이터를 셀프 리프레시 하기 위한 셀프 리프레시 신호(ØSELF)를 발생하는 셀프 리프레시 신호 발생수단 (153)과, 상기 셀프 리프레시 신호 발생수단(153)이 발생하는 셀프 리프레시 신호(ØSELF)에 의거하여 내부 제어신호 (내부 /RAS)를 발생하는 내부 제어신호발생수단(155)을 구비 하며, 상기 제어신호 발생수단(451)은 통상 동작시에, 상기 제 1 접속 트랜지스터(Q1, Q2)에 공급되는 제 1 제어신호(Ø1)로서 전원전위 레벨보다 높은 승압전원전위 레벨의 제 3제어신호 또는 상기 제 2접속 트랜지스터 (Q3, Q4)에 공급되는 제 2 제어신호 (Ø2)로서 전원전위 레벨보다 높은 승압 전원전위레벨의 제 4 제어신호를 발생하는 제 1 발생수단(459a, 459b, 459c, 461, 455)과, 셀프 리프레시 동작시에, 상기 내부 제어신호 발생수단 (155)이 발생하는 내부 제어신호 (내부 /RAS)의 레벨 변화의 트레일링 에지에 따라서, 상기 제 1 접속 트랜지스터(Q1, Q2)에 공급되는 제 1 제어신호 (Ø1)로서 전원전위 레벨보다 높은 승압 전위 레벨의 제 5 제어신호 또는 상기 제 2 접속 트랜지스터(Q3, Q4)에 공급되는 제 2 제어신호 (Ø2)로서 전원전위 레벨보다 높은 승압 전위 레벨의 제 6 제어신호를 일정 기간만 발생하는 제 2 발생수단을 포함하는 반도체 기억장치.First bit line pair BL1, / BL1 to which memory cell MC1 is connected to bit line BL1 on one side, and second bit line pair to which memory cell MC2 is connected to bit line BL2 on one side. A sense amplifier 7 for amplifying the potentials of BL2, / BL2, the first bit line pair BL1, / BL1, or the second bit line pair BL2, / BL2, and a first control signal ( Control signal generating means 451 for generating a Ø 1 ) or second control signal Ø 2 and a first control signal Ø 1 generated by the control signal generating means 451 is supplied to its control electrode. According to this, the first connection transistors Q1 and Q2 for connecting the first bit line pair BL1 and / BL1 and the sense amplifier 7 and the second generation of the control signal generating means 451 are generated. As the control signal Ø 2 is provided to its control electrode, second connection transistors Q3 and Q4 for connecting the second pair of bit lines BL2 and / BL2 and the sense amplifier 7 and , Out The first bit based on an input means 21 for receiving a control signal (external / RAS) and inputting the signal therein, and an external control signal (external / RAS) input through the input means 21. Memory cell connected to bit line BL1 on one side of line pair BL1, / BL1 or memory cell connected to bit line BL2 on one side of second bit line pair BL2, / BL2. in the self-refresh signal generating means 153 for generating a self-refresh signal (Ø SELF) to self-refresh the data in the (MC2), the self-refresh signal (Ø SELF) to the self-refresh signal generating means 153 is generated An internal control signal generating means 155 for generating an internal control signal (internal / RAS), the control signal generating means 451 being connected to the first connection transistors Q1 and Q2 during normal operation. Step-up power potential higher than the power potential level as the first control signal Ø 1 supplied. First generating means for generating a fourth control signal having a boosted power supply level higher than the power supply potential level as a third control signal of a level or a second control signal Ø 2 supplied to the second connection transistors Q3 and Q4; 459a, 459b, 459c, 461, 455 and the trailing edge of the level change of the internal control signal (internal / RAS) generated by the internal control signal generating means 155 at the time of the self refresh operation. As a first control signal Ø 1 supplied to the first connection transistors Q1 and Q2, a fifth control signal having a boost potential level higher than the power supply potential level or a second supply signal supplied to the second connection transistors Q3 and Q4. And second generating means for generating a sixth control signal having a boosted potential level higher than the power supply potential level as a control signal Ø 2 only for a predetermined period. 제8항에 있어서, 상기 제어신호 발생수단(451)은, 소정의 신호 (내부 /RAS)를 수신하여 그 신호 (내부 /RAS)를 일정 기간 지연하는 지연수단 (475a)과, 상기 지연 수단(475a)이 신호 (내부 /RAS)를 지연시킨 일정기간에 대응하여 승압 전위 레벨의 제 1 제어신호 (Ø1) 또는 제 2 제어신호 (Ø2)를 발생하기 위하여 상기 신호(내부/RAS)에 의거하여 승압신호 (ØH)를 발생하는 승압 수단 (454)을 포함하는 반도체 기억장치.9. The control apparatus according to claim 8, wherein said control signal generating means (451) comprises: delay means (475a) for receiving a predetermined signal (internal / RAS) and delaying the signal (internal / RAS) for a predetermined period; 475a) generates a first control signal Ø 1 or a second control signal Ø 2 of the boosted potential level in response to a predetermined period of time delayed signal (internal / RAS). And a boosting means (454) for generating a boosting signal (Ø H ) based thereon. 제8항에 있어서, 상기 제어신호 발생수단 (451)은 상기 제 1 접속 트랜지스터 (Q1, Q2)를 온 혹은 오프시키기 위한 제 1 스위칭 신호 (Ø1)을 발생하거나 또는 상기 제 2 접속 트랜지스터(Q3, Q4)를 온 혹은 오프시키기 위한 제 2 스위칭 신호(Ø2)를 발생하는 스위칭 신호 발생회로 (451)를 포함하는 반도체 기억장치.The method of claim 8, wherein the control signal generating means (451) generates a first switching signal (Ø 1 ) for turning on or off the first connection transistors (Q1, Q2) or the second connection transistor (Q3). And a switching signal generating circuit (451) for generating a second switching signal (Ø 2 ) for turning on or off Q4. 제8항에 있어서, 상기 입력수단 (21)는 외부 /RAS신호를 수신하여 그 신호를 내부에 입력하기 위한 /RAS입력 회로 (21)를 포함하고, 상기 내부 제어신호 발생수단 (155)은 상기 셀프 리프레시 신호 발생수단(153)이 발생하는 셀프 리프레시 신호 (ØSELF)에 의거하여 내부 /RAS 신호를 발생하는 내부 /RAS 신호 발생회로 (155)를 포함하는 반도체 기억장치.9. The apparatus according to claim 8, wherein the input means (21) comprises an / RAS input circuit (21) for receiving an external / RAS signal and inputting the signal therein, wherein the internal control signal generating means (155) And an internal / RAS signal generation circuit (155) for generating an internal / RAS signal based on the self refresh signal (Ø SELF ) generated by the self refresh signal generation means (153).
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