KR100197551B1 - Noise protection circuit for sense amplifier - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 메모리Semiconductor memory
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
노이즈 면역강화 방법을 제공한다.It provides a method for enhancing noise immunity.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
반도체 메모리 장치의 노이즈 면역강화 방법은 상기 장치내에 있는 메모리 셀의 제1,2비트라인에 연결된 데이타 라인 쌍을 가지는 블럭 센스앰프의 상기 신호라인 쌍간에 커플링 캐패시터를 사용하여, 상기 제1,2비트라인에 발생되는 노이즈가 상기 블럭센스앰프의 내부로 유입되는 것을 차단시킴을 특징으로 한다.The noise immune enhancement method of a semiconductor memory device uses a coupling capacitor between the signal line pairs of a block sense amplifier having a data line pair connected to first and second bit lines of a memory cell in the device. It is characterized in that the noise generated in the bit line is blocked from flowing into the block sense amplifier.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 메모리의 센스앰프에 적합하게 사용된다.It is suitably used for the sense amplifier of a semiconductor memory.
Description
제1도는 종래 기술에 의한 데이타 신호버스의 형성도.1 is a diagram showing the formation of a data signal bus according to the prior art.
제2도는 본 발명에 따른 데이타 신호버스의 형성도.2 is a diagram showing the formation of a data signal bus according to the present invention.
제3도는 본 발명에 따른 노이즈 면역강화의 원리를 설명하는 도면.3 illustrates the principle of noise immune enhancement according to the present invention.
제4도는 종래의 바이씨모오스 센스앰프의 회로도.4 is a circuit diagram of a conventional bismosose sense amplifier.
제5도는 본 발명에 따른 바이씨모오스 센스앰프의 회로도.5 is a circuit diagram of a bicymoss sense amplifier according to the present invention.
제6도는 제4도에 따른 동작을 보여주는 시뮬레이션의 파형도.6 is a waveform diagram of a simulation showing the operation according to FIG.
제7도는 제5도에 따른 동작을 보여주는 시뮬레이션의 파형도.7 is a waveform diagram of a simulation showing the operation according to FIG.
본 발명은 반도체 메모리 장치에 있어서 소 신호 스윙을 가지는 데이타 쌍(Data Pair)에 노이즈 발생시 잘못된 데이타를 읽어내는 것을 방지하기 위한 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for preventing erroneous data from being read when noise occurs in a data pair having a small signal swing in a semiconductor memory device.
통상적으로 에스램등과 같은 반도체 메모리 장치에서는 셀 데이타(Call Data)의 리드시 동작의 스피드를 향상시키기 위해 데이타 패스의 일부분을 스윙이 작도록 설계한다. 이러한 작은 스윙은 노이즈에 민감하게 영향을 받아 잘못된 데이타를 읽어내는 이른바 오동작을 일으키게 되는 경우가 있다. 따라서, 종래기술에서는 이러한 오동작을 방지하기 위해 제1도와 같이 스윙(Swing)이 작은 데이타 신호라인 1 근처에 노이즈 소오스가 될 수 있는 신호라인 3을 바로 두지 않고 간격을 둔 구조를 채용해왔다. 상기 제1도와 같이 구성한 데이타 라인의 블럭센스 앰프 400 및 메인 센스 앰프 410의 구조는 제4도에 도시되어 있다.In general, in a semiconductor memory device such as SRAM or the like, a part of a data path is designed to have a small swing in order to improve a speed of an operation when reading cell data. These small swings are susceptible to noise and can lead to so-called malfunctions in reading the wrong data. Therefore, in order to prevent such a malfunction, the prior art has adopted a structure in which the signal line 3, which may be a noise source, is not placed near the data signal line 1 having a small swing, as shown in FIG. The structures of the block sense amplifier 400 and the main sense amplifier 410 of the data line constructed as shown in FIG. 1 are shown in FIG.
제4도에는 종래의 BICMOS 메모리 장치에 사용되어지고 있는 센스앰프의 구성이 나타나 있다. 여기서, 블럭 센스 앰프 400는 P1-P, T1-T, M1-M4 소자를 포함하며, 상기 메인 센스 앰프 410는 R1-R6, T11-T20, M11-M18, M21-M28 소자를 포함한다. 상기 블럭 센스 앰프 400의 데이타 라인 쌍 SDL/SDLB은 메모리 셀에 데이타를 라이트시킬때 사용되는 라이트 드라이버와 연결되어져 있고 칼럼 패스 트랜지스터(Y-Pass TR)을 통해 비트라인 쌍에 연결되어 있다. 상기 메모리 셀로의 데이타를 리드시 상기 라이트 드라이버의 출력은 High가 되어 SDL/SDLB를 하이로 프리 차아지(Precharge)시키며, 칼럼 패스 TR을 통과한 셀의 데이타는 상기 데이타 라인 쌍 SDL/SDLB를 통해 상기 블럭 센스앰프 400의 입력으로 들어가서, 출력단 MDL/MDLB에 전달된다. 여기서, 상기 MDL의 전압이 MDLB보다 크면, MDL단에 베이스가 연결된 상기 메인 센스앰프 410내의 바이폴라 트랜지스터 T17이 전류를 많이 흘려준다. 따라서, IR1의 전압강하에 의해 제1부 센스 출력단 SAS1B는 제1 센스 출력단 SAS1보다 낮은 전위로 되어진다. 상기 SAS1/SASIB는 다음단의 앰프(AMP)의 입력으로 들어가 결국 최종출력단에서 SAS의 전압 레벨이 SASB보다 크게 된다.4 shows a configuration of a sense amplifier used in a conventional BICMOS memory device. Here, the block sense amplifier 400 includes P1-P, T1-T, and M1-M4 devices, and the main sense amplifier 410 includes R1-R6, T11-T20, M11-M18, and M21-M28 devices. The data line pair SDL / SDLB of the block sense amplifier 400 is connected to a write driver used to write data to a memory cell and connected to a bit line pair through a column pass transistor (Y-Pass TR). When the data is read to the memory cell, the output of the write driver becomes high to precharge the SDL / SDLB high. The data of the cell passing through the column pass TR is transferred through the data line pair SDL / SDLB. It enters the input of the block sense amplifier 400 and is delivered to the output terminal MDL / MDLB. Here, when the voltage of the MDL is greater than the MDLB, the bipolar transistor T17 in the main sense amplifier 410 having a base connected to the MDL terminal flows a large amount of current. Therefore, the first sub sense output terminal SAS1B becomes lower than the first sense output terminal SAS1 due to the voltage drop of IR1. The SAS1 / SASIB enters the input of the amplifier of the next stage and the voltage level of the SAS becomes greater than the SASB at the final output stage.
상기한 설명은 BICMOS 메모리 장치에서 일반적으로 사용되어지는 센스앰프인 제4도의 구성에 대한 설명이다. 여기서, 상기 SDL/SDLB, MDL/MDLB단에 나타나는 전압의 스윙은 약 25mV 근처가 되는데 이곳은 노이즈 발생시 취약한 부분이 된다.The above description is a description of the configuration of FIG. 4 which is a sense amplifier generally used in a BICMOS memory device. Here, the swing of the voltage appearing in the SDL / SDLB, MDL / MDLB stage is about 25mV, which is a weak part when the noise occurs.
더구나, 칩이 점점 미세화 되고 I/0 갯수가 많아짐에 따라 상기한 센스앰프는 제1도의 신호라인 3들간의 간격을 무제한으로 멀리둘 수 없는데, 이러한 경우에는 제6도에 도시된 바와 같이 에러 데이타를 센싱하는 확률이 점점 더 증가하는 문제점이 있게된다. 제6도는 제1도와 같이 소 스윙을 갖는 신호버스가 쌍으로 달릴 때 신호라인 3의 노이즈 소오스에 의해 데이타에 하이 신호가 커플링되어 데이타 DATA, /DATA의 위상을 바꾸어 에러 센싱을 야기시키는 것을 보여준다.Moreover, as the chip becomes finer and the number of I / 0s increases, the above described sense amplifier cannot leave the distance between the signal lines 3 of FIG. 1 indefinitely, in which case the error data as shown in FIG. There is a problem that increases the probability of sensing. FIG. 6 shows that when a signal bus having a small swing as shown in FIG. 1 is paired, a high signal is coupled to the data by the noise source of signal line 3, thereby changing the phase of data DATA and / DATA, causing error sensing. .
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리용 센스앰프의 노이즈 면역강화회로를 제공함에 있다.Accordingly, it is an object of the present invention to provide a noise immune enhancing circuit of a sense amplifier for semiconductor memory which can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 데이타의 스윙동작이 작게 설계된 데이타 쌍사이에서 발생되는 노이즈를 억제시킬 수 있는 반도체 메모리용 센스앰프의 노이즈 면역강화 회로를 제공함에 있다.Another object of the present invention is to provide a noise immune strengthening circuit of a sense amplifier for semiconductor memories capable of suppressing noise generated between pairs of data designed for small swinging of data.
본 발명에 따른 반도체 메모리 장치의 노이즈 면역강화 회로는:상기 장치내에 있는 메모리 셀의 제1,2비트라인에 연결된 데이타 라인 쌍간에 커플링용 제1모오스 캐패시터를 연결한 구조를 포함하는 블럭 센스앰프와:A noise immune enhancing circuit of a semiconductor memory device according to the present invention comprises: a block sense amplifier including a structure in which a coupling first MOS capacitor is connected between pairs of data lines connected to first and second bit lines of a memory cell in the device; :
상기 블럭 센스앰프의 제1,2출력라인간에 연결된 커플링용 제2모오스 캐패시터를 포함하는 메인센스 앰프를 가짐에 의해, 상기 제1,2비트라인에 발생되는 노이즈가 커플링작업을 받게 되어 상기 블럭센스앰프의 동작방해가 차단되게 하고, 상기 제1,2출력라인에 발생되는 노이즈가 커플링작용을 받게 되어 상기 메인센스 앰프의 동작방해가 차단되게 하는 것을 특징으로 한다. 여기서, 상기 커플링용 모오스 캐패시터는 NMOS, PMOS 트랜지스터로 제조될 수 있으며 필요시, 통상의 전용 캐패시터로 제조될 수 있다.By having a main sense amplifier including a second MOS capacitor for coupling coupled between the first and second output lines of the block sense amplifier, noise generated in the first and second bit lines is subjected to a coupling operation so that the block is received. Operation of the sense amplifier is blocked, and noise generated in the first and second output lines is subjected to the coupling action, characterized in that the operation of the main sense amplifier is blocked. Here, the MOS capacitor for coupling may be made of NMOS, PMOS transistor, and if necessary, may be made of a conventional dedicated capacitor.
이하 본 발명의 일 실시예를 첨부한 도면을 첨조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention will be described in detail.
먼저, 본 발명은 노이즈에 기인한 오동작을 막아주기 위해 제2도에 도시된 바와 같이 데이타 쌍 버스 2사이에 커플링 캐패시터(Coupling Capacitor) C를 연결한다. 그러므로, 노이즈 소오스(Noise Source)에 의해 상기 데이타 페어(Data Fair)에 노이즈가 인가되더라도 데이타 라인에는 거의 같은 정도로 노이즈가 인가되게 하여 오동작을 막아주는 것이다. 여기서, 상기 커플링 캐패시터는 제3도의 3A, B, C에 각각 도시된 바와 같이 NMOS, PMOS, 또는 통상의 전용 캐패시터로 제조할 수 있게 된다.First, the present invention connects a coupling capacitor C between the data pair buses 2 as shown in FIG. 2 to prevent malfunction due to noise. Therefore, even if noise is applied to the data pair by a noise source, noise is applied to the data line to about the same degree to prevent malfunction. Here, the coupling capacitor may be manufactured as NMOS, PMOS, or a conventional dedicated capacitor, as shown in 3A, B, and C of FIG. 3, respectively.
이러한 원리로서, 구성된 본 발명의 센스앰프의 회로는 제5도에 나타나 있으며, 이의 특성은 제7도와 같이 한다.With this principle, the circuit of the sense amplifier of the present invention constructed is shown in FIG. 5, the characteristic of which is shown in FIG.
제5도는 상기 제4도의 회로에 비해 캐패시터를 제외한 구성은 동일하므로 구성에 대한 설명 및 동작은 약한다. 여기서, 상기 제5도의 블럭 센스앰프 500내의 SDLB/SDL 및 메인 센스앰프 510내의 MDL/MDLB 사이에 상기 커플링 캐패시터 C1, C2가 각기 연결된다. 이럴 경우에는 노이즈 발생시 두개의 쌍라인이 동시에 영향을 받도록 되어 노이즈 면역성(Noise Immunity)은 강화된다.5 is the same configuration except for the capacitor than the circuit of FIG. 4, the description and operation of the configuration is weak. Here, the coupling capacitors C1 and C2 are connected between the SDLB / SDL in the block sense amplifier 500 of FIG. 5 and the MDL / MDLB in the main sense amplifier 510, respectively. In this case, two pairs of lines are affected simultaneously when noise occurs, thereby enhancing noise immunity.
커플링 캐패시터를 가지지 않는 종래의 센스앰프는 제6도와 같이 노이즈 발생시 MDLB 라인이 커플링에 의해 하이로 되고 MDL/MDLB의 위상이 바뀌게 되어 그에 따라 잘못된 데이타를 읽어낼 수 있지만, 본 발명의 센스앰프에 의하면, 제7도와 같이 노이즈가 발생되더라도 전혀 데이타에 영향을 주지 못하는 것을 알 수 있다.In the conventional sense amplifier having no coupling capacitor, as shown in FIG. 6, when the noise occurs, the MDLB line becomes high due to the coupling and the phase of the MDL / MDLB is changed so that incorrect data can be read accordingly. According to Fig. 7, it can be seen that even if noise is generated as shown in Fig. 7, the data is not affected at all.
상기한 바와 같이, 본 발명에 따르면, 데이타의 스윙동작이 작게 설계된 데이타 쌍사이에서 발생되는 노이즈를 억제시킬 수 있는 효과가 있다.As described above, according to the present invention, there is an effect capable of suppressing noise generated between pairs of data designed to have a small data swing operation.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950030103A KR100197551B1 (en) | 1995-09-14 | 1995-09-14 | Noise protection circuit for sense amplifier |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030103A KR100197551B1 (en) | 1995-09-14 | 1995-09-14 | Noise protection circuit for sense amplifier |
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| Publication Number | Publication Date |
|---|---|
| KR970017664A KR970017664A (en) | 1997-04-30 |
| KR100197551B1 true KR100197551B1 (en) | 1999-06-15 |
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| KR (1) | KR100197551B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936796B1 (en) * | 2008-04-30 | 2010-01-14 | 주식회사 하이닉스반도체 | Semiconductor device |
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1995
- 1995-09-14 KR KR1019950030103A patent/KR100197551B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100936796B1 (en) * | 2008-04-30 | 2010-01-14 | 주식회사 하이닉스반도체 | Semiconductor device |
| US7864605B2 (en) | 2008-04-30 | 2011-01-04 | Hynix Semiconductor Inc. | Apparatus for removing crosstalk in semiconductor memory device |
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|---|---|
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