KR100196506B1 - Phase locking loop for fast locking - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
고속 록킹을 위한 위상 동기 루프.Phase locked loop for fast locking.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
종래의 위상 동기 루프는 언록상태에서 록 상태가 되기까지 소요되는 시간은 상기 위상 검출기가 입력 주파수를 분주한 신호 FR, FN을 비교하기 때문에 커지게 되고, 따라서 대부분의 PLL을 사용한 장치에서는 긴 록킹 시간을 요구하기 때문에 접합하지 못한 문제점이 있다.In the conventional phase locked loop, the time taken from the unlocked state to the locked state becomes large because the phase detector compares the signals F R and F N divided by the input frequency, so that in a device using most PLLs, There is a problem in that it can not join because it requires a locking time.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
본 발명은 간단한 회로의 추가로 빠른 록킹 시간을 얻어 PLL을 사용하는 시스템의 성능 향상을 이룰 수 있는 고속 록킹을 위한 위상 동기 루프를 제공한다.The present invention provides a phase locked loop for fast locking that can achieve a faster locking time with the addition of a simple circuit to achieve a performance improvement of a system using a PLL.
4. 발명의 중요한 용도4. Important uses of the invention
위상 동기 루프.Phase locked loop.
Description
본 발명은 고속 록킹을 위한 위상 동기 루프에 관한 것이다.The present invention relates to a phase locked loop for fast locking.
제1도는 종래의 위상 동기 루프의 블록 구성도이다.1 is a block diagram of a conventional phase locked loop.
도면에 도시한 바와 같이 위상 동기 루프는 기준 주파수(Fref)를 R 분주하는 R카운터와, 전압 조절 오실레이터의 출력을 N 분주하는 N카운터, 그리고 각 카운더에서 분주된 FR, FN위상을 비교하여 비교 결과의 차이를 출력하는 위상 검출기, 상기 위상 검출기의 출력을 필터링 하는 저역 필터, 상기 저역 필터에서 입력되는 전압값에 비례하는 주파수의 신호를 발생하는 전압 조절 오실레이터로 구성된다.As shown in the figure, the phase-locked loop compares the R counter that divides the reference frequency (Fref), the N counter that divides the output of the voltage-regulated oscillator by N, and the F R and F N phases that are divided by each counter. And a phase detector for outputting a difference of the comparison result, a low pass filter for filtering the output of the phase detector, and a voltage regulating oscillator for generating a signal having a frequency proportional to the voltage value input from the low pass filter.
이러한 루프는 FR과 FN이 위상과 주파수가 일치할 때 록(LOCK) 상태를 유지하게 되어 R 카운터와 N카운터는 분주값 R과 N을 고정하거나 필요에 따라서 외부로부터 값을 로드할 수 있다. 초기의 언록 상태에서 록 상태가 되기까지는 시간이 소요되는데, 언록 상태에서 록 상태로 천이되는 과정에서 만약 주파수가 같다고 하더라도 위상이 다르면 전압 조절 오실레이터는 주파수를 바꾸고, 위상이 맞으면 주파수를 다시 맞추어서 록하게 된다.These loops remain locked when F R and F N coincide in phase and frequency so that the R counter and N counter can hold the division values R and N or load values from outside as needed. . It takes time from the initial unlock state to the locked state. In the process of transitioning from the unlock state to the locked state, if the phases are the same even if the frequencies are the same, the voltage regulating oscillator changes the frequency, and if the phase is correct, the frequency is adjusted to lock again. do.
그러나, 상기 종래의 위상 동기 루프는 언록상태에서 록 상태가 되기까지 소요되는 시간은 상기 위상 검출기가 입력 주파수를 분주한 신호 FR, FN을 비교하기 때문에 커지게 되고, 따라서 대부분의 PLL을 사용한 장치에서는 긴 록킹 시간을 요구하기 때문에 적합하지 못한 문제점이 있다.However, in the conventional phase locked loop, the time taken from the unlocked state to the locked state becomes larger because the phase detector compares the signals F R and F N divided by the input frequency, thus using most PLLs. The device is not suitable because it requires a long locking time.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 간단한 회로의 추가로 빠른 록킹 시간을 얻어 PLL을 사용하는 시스템의 성능 향상을 이룰 수 있는 고속 록킹을 위한 위상 동기 루프를 제공하는 데 그 목적이 있다.The present invention devised to solve the above problems is to provide a phase locked loop for fast locking that can achieve a fast locking time with the addition of a simple circuit to achieve a performance improvement of a system using a PLL.
상기 목적을 달성하기 위하여 본 발명은, 기준 주파수와 피드백된 위상 록 루프의 출력을 받아 분주비에 따라 분주하여 분주 신호를 발생하는 제1카운터(R카운터)와; 상기 분주비에 따라 상기 기준 주파수를 분주하며 분주 신호를 발생하는 제2 카운터(N카운터)와, 상기 제1 및 제2 카운터로부터의 분주된 두신호를 입력으로하여 두 신호의 위상 차이를 검출하는 위상 검출기와, 상기 위상 검출기로부터 비교한 결과의 신호 차이에 비례하는 전압을 발생하는 저역 통과 필터와, 상기 저역 통과 필터에서 발생하는 전압에 비례하는 주파수 클럭을 발생하여 상기 제2 카운터에 분주한 입력을 제공하는 전압 조절 오실레이터를 구비한 고속 록킹을 위한 위상 동기 루프에 있어서, 상기 위상 검출기로부터 언록 신호를 받아 상기 제1 카운터 및 제2 카운터를 각각 제어하는 리스타트 제어신호를 발생하는 언록 검출수단을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention includes a first counter (R counter) for receiving a reference frequency and the output of the feedback phase lock loop and dividing according to the division ratio to generate a divided signal; A second counter (N counter) that divides the reference frequency according to the division ratio and generates a divided signal, and inputs two divided signals from the first and second counters to detect phase differences between the two signals. A low pass filter that generates a voltage that is proportional to a signal difference of the comparison result from the phase detector, an input that generates a frequency clock proportional to the voltage generated by the low pass filter and divides it into the second counter A phase locked loop for fast locking with a voltage regulating oscillator for providing an unlock detection means for receiving a unlock signal from the phase detector and generating a restart control signal for controlling the first counter and the second counter, respectively. It is characterized by comprising.
제1도는 종래의 위상 동기 루프 블록 구성도.1 is a conventional phase locked loop block diagram.
제2도는 본 발명에 따른 위상 동기 루프 블록 구성도.2 is a phase locked loop block diagram according to the present invention.
제3도는 FR신호가 FN신호보다 앞설 때의 언록 신호의 타이밍도.3 is a timing diagram of an unlock signal when the F R signal precedes the F N signal.
제4도는 FN신호가 FR신호보다 앞설 때의 언록 신호의 타이밍도.4 is a timing diagram of an unlock signal when the F N signal precedes the F R signal.
제5도는 엣지 트리거형 위상 검출기 구성도.5 is an edge triggered phase detector configuration.
제6도는 언록 검출기 구성도.6 is a block diagram of an unlock detector.
제7도는 하이 엣지 검출기 구성도.7 is a high edge detector configuration.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
201, 202 : 카운터 203 : 위상 검출기201, 202: counter 203: phase detector
204 : 저역 통과 필터 205 : 전압 조절 오실레이터204: low pass filter 205: voltage regulating oscillator
206 : 언록 검출기206: unlock detector
이하, 첨부된 제2도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 위상 고정 루프의 블록 구성도로서, 도면에서 201, 202는 카운터, 203은 위상 검출기, 204는 저역 통과 필터, 205는 전압 조절 오실레이터, 206은 언록 검출기를 각각 나타낸다.2 is a block diagram of a phase locked loop according to the present invention, in which 201 and 202 are counters, 203 is a phase detector, 204 is a low pass filter, 205 is a voltage regulating oscillator, and 206 is an unlock detector.
도면에 도시한 바와 같이 본 발명은 위상 검출기(203)의 신호를 받아 언록 범위를 조사한 후 R카운터 또는 N카운터(201, 202)를 다시 스타트시킴으로써 위상을 동기시키는 루프이다.As shown in the figure, the present invention is a loop for synchronizing the phase by receiving the signal of the phase detector 203, checking the unlock range, and restarting the R counter or N counters 201 and 202.
도면에 도시한 바와 같이 제2도의 PLL 블록도는 2개의 피드백 루프를 갖는데 하나의 루프는 위상 검출기와 저역 필터, 전압 조절 오실레이터, N카운터로 이어지는 루프와 R카운터, 위상 검출기 언록 검출기로 구성되는 또하나의 루프이다. 이로써 두 개의 루프를 통해 매우 빠른 록킹 시간을 갖는 PLL을 구현할 수 있다. 상기와 같은 또 하나의 루프가 가능한 이유는 카운터 자체의 특징 때문이다.As shown in the figure, the PLL block diagram of FIG. 2 has two feedback loops, one loop comprising a phase detector, a low pass filter, a voltage regulating oscillator, a loop leading to an N counter, an R counter, and a phase detector unlock detector. One loop. This allows two loops to implement PLLs with very fast locking times. Another reason for such a loop is due to the nature of the counter itself.
R카운터(201)과 N카운터(202)는 PLL의 경우 프로그램할 수 있는 카운터가 보통이며 이러한 프로그램 카운터의 가변적인 분주비로 인해 분주된 클럭의 듀티 사이클이 매우 작은 것이 보통이다.The R counters 201 and N counters 202 are usually programmable counters in the case of PLLs, and the duty cycle of the divided clocks is very small due to the variable division ratios of these program counters.
이를 제3도 및 제4도를 통해 구체적으로 설명하면, 제3도 및 제4도에 R카운터와 N카운터 분주파형예를 나타내고 있다.3 and 4, an example of the R counter and N counter frequency division waveforms is shown in FIGS.
여기서 FR이나 FN의 하이 동안은 보통 카운터 분주값을 다시 로드하는 신호가 된다. 프로그램 카운터의 분주 클럭 듀티가 분주값에 따라 가변적이기 때문에 대부분의 디지털 위상 검출기는 엣지(edge) 비교형이 보통이고, 이때 프로그램 카운터 로드 신호가 엣지를 비교한다. 그리고, 제3도는 FR이 FN보다 위상이 빠른 경우를 나타내고 있는데, 위상 검출기의 언록 신호는 제3도에 도시하였다.The high frequency of F R or F N is usually a signal that reloads the counter division value. Since the divided clock duty of the program counter is variable according to the divided value, most digital phase detectors have an edge comparison type, and the program counter load signal compares the edge. 3 shows a case where F R is faster in phase than F N , and the unlock signal of the phase detector is shown in FIG. 3.
즉 포시티브 엣지 부분의 FR, FN위상 차만큼 언록 신호가 발생한다.In other words, the unlock signal is generated by the phase difference of F R and F N of the positive edge portion.
본 발명의 PLL구조에서는 언록 포시티브 엣지를 검출하여 로드 신호를 이때 상기 제2도 저역 필터로 입력되는 위상차는 두 번째 루프에 의해 동기되도록 한다. 이때 제2도의 저역 필터로 입력되는 위상차는 두 번째 루프에 의해 영향받지 않는다. 이는 언록 신호의 포시티브 엣지에서 다시 로드 신호를 발생하기 때문에 위상차는 그대로 저역필터로 입력된다.In the PLL structure of the present invention, the unlock positive edge is detected so that the phase difference input to the second degree low pass filter at this time is synchronized by a second loop. At this time, the phase difference input to the low pass filter of FIG. 2 is not affected by the second loop. Since the load signal is generated again at the positive edge of the unlock signal, the phase difference is directly input to the low pass filter.
제3도의 경우 FR이 FN보다 빠르기 때문에 FN에 위상이 빠른 FR을 동기시킨다. 즉 R카운터 리스타트 신호만 발생된다.In FIG. 3, since F R is faster than F N , the fast phase F R is synchronized with F N. That is, only the R counter restart signal is generated.
제4도는 FN의 FR보다 위상이 빠를 경우에 있어서의 신호들의 상관관계를 도시하였다. FN의 포시티브 엣지에서 FR의 포시티브 엣지까지 위상차 언록 신호가 발생되고, 이 언록 신호의 로우 엣지를 검출하여 N카운터의 로드 신호 즉, N카운터의 리스타트 신호를 만든다. 이로인해 제3도 및 제4도의 재동기시간에서 FR과 FN은 다시 동기되며 저역 필터로 입력되는 언록 신호에 의해 주파수 차이만 쉬프트되어 PLL은 매우 빨리 록킹된다.4 shows the correlation of the signals when the phase is faster than the F R of F N. A phase difference unlock signal is generated from the positive edge of F N to the positive edge of F R , and a low edge of the unlock signal is detected to generate a load signal of the N counter, that is, a restart signal of the N counter. As a result, in the resynchronization times of FIGS. 3 and 4, F R and F N are synchronized again, and only the frequency difference is shifted by the unlock signal input to the low pass filter, so that the PLL locks very quickly.
제5도는 챠지 펌프가 추가로 형성되어 있는 엣지 트리거형 디지털 위상 검출기 구성의 일예를 나타내었는데 상기 위상 검출기는 R카운터의 출력신호 FR과 N카운터의 출력신호 FN을 입력신호 클럭에 연결하고 플립플롭 출력/Q를 NAND 게이트의 입력단에 입력시켜, NAND게이트의 출력이 플립플롭의 프리셋단에 입력되어 프리셋시키고, 언록 검출기와 저역 필터에 입력되는 플립플롭의 출력Q를 발생시키는 두 개의 D플립플롭(501, 502)으로 구성된다.5 shows an example of an edge trigger type digital phase detector configuration in which a charge pump is additionally formed. The phase detector connects the output signal F R of the R counter and the output signal F N of the N counter to the input signal clock and flips it. Two D flip-flops that input the flop output / Q to the input terminal of the NAND gate, and the output of the NAND gate is input to the preset stage of the flip-flop to generate the output Q of the flip-flop input to the unlock detector and the low pass filter. 501 and 502, respectively.
여기서, FR과 FN의 두 신호중 먼저 포시티브로 트리거하는 신호쪽 단자에서 언록 신호를 발생한다. 만약 FR이 FN보다 먼저일 경우 U단자는 포시티브 엣지의 위상차만큼 로우를 유지하고 이 때 D단자는 하이를 유지한다. 그리고 FR이 FN보다 위상이 뒤질 때는 D단자는 위상차만큼 로우이고 이 때 U단자는 하이이다.Here, an unlock signal is generated at a signal terminal which first triggers positively among two signals, F R and F N. If F R is earlier than F N , the U terminal is kept low by the phase difference of the positive edge, and the D terminal is kept high. When F R is behind the F N , the D terminal is as low as the phase difference and the U terminal is high.
또한, 실제로는 저역 통과 필터로 입력되기 전에 차지 펌프 회로를 삽입함으로써 전압 조절 오실레이터(205)의 입력 전압을 높이거나 (FRlead) 낮추게 (FRlag)되며, 상기 제5도의 차지 펌프는 인버터와 PMOS 및 NMOS 트랜지스터로 구성되어 있다.In addition, the input voltage of the voltage regulating oscillator 205 is increased (F R lead) or lowered (F R lag) by actually inserting a charge pump circuit before being input into the low pass filter, and the charge pump of FIG. And PMOS and NMOS transistors.
상기와 같은 위상 검출기(203)의 출력신호 U, D신호를 R카운터(201), N카운터(202)의 리스타트 신호를 발생시키기 위한 언룩 신호로 사용하면 도2의 언록 검출기(206)의 블록은 제6도와 같은 구조를 갖게 된다.When the output signals U and D of the phase detector 203 are used as the unload signals for generating the restart signals of the R counter 201 and the N counter 202, the block of the unlock detector 206 of FIG. Has a structure as shown in FIG.
제6도에 도시된 바와 같이 언록 검출기는 제5도의 위상 검출기 출력신호 U, D를 각각 하이 엣지 검출기로 받아 R 및 N 카운터 카스타트 신호를 발생한다.As shown in FIG. 6, the unlock detector receives the phase detector output signals U and D of FIG. 5 as a high edge detector, respectively, to generate R and N counter custard signals.
그리고, 언록 신호의 하이 엣지를 검출하여 리스타트 신호를 발생하는 하이 엣지 검출기(602, 603)는 제7도에 표시된 바와 같이 일종의 쇼트 펄스 발생기로서 언록 신호를 입력받아 반전시켜주는 인버터의 두 개의 NAND 게이트로 구성된 래치부와 NAND 게이트의 출력을 지연시켜주는 인버터 그리고 NAND게이트의 출력과 원래 신호인 언록 신호와 논리곱을 하여 리스타트 신호를 발생하는 AND 게이트로 구성되어 있다.In addition, the high edge detectors 602 and 603, which detect the high edge of the unlock signal and generate a restart signal, are two short NANDs of the inverter that receive and invert the unlock signal as a short pulse generator as shown in FIG. The latch consists of a gate, an inverter that delays the output of the NAND gate, and an AND gate that generates a restart signal by performing a logical multiplication with the output of the NAND gate and the original signal, the unlock signal.
상기와 같은 본 발명은 종래의 위상 동기 루프 구조에 간단한 회로, 즉 언록 검출기를 추가함으로써 매우 빠른 록킹 성능을 갖는 위상 동기 루프를 구현할 수 있으므로 위상 동기 루프를 사용하는 시스템의 성능 향상을 이룰수 있는 효과가 있다.As described above, the present invention can implement a phase locked loop having a very fast locking performance by adding a simple circuit, that is, an unlock detector, to the conventional phase locked loop structure, thereby improving the performance of a system using a phase locked loop. have.
Claims (3)
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