KR100194652B1 - Pulse polarity discrimination circuit - Google Patents
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Abstract
본 발명은 펄스 극성 판별 회로에 관한 것으로 회로 구성이 복잡하고 전류이득이 낮아 오동작할 확률이 큰 종래의 PNP 트랜지스터로 구성된 펄스 극성 판별 회로를 NPN 트랜지스터로 구성하여 입력되는 펄스 극성에 관계 없이 두 극성을 판별해 내는 것은 물론 전체적으로 회로 구성이 간단해지고 트랜지스터의 전류 이득이 높아 회로 동작이 용이하며 집적 회로의 고집적화드를 실현할 수 있는 펄스 극성 판별 회로이다.The present invention relates to a pulse polarity discrimination circuit, and a pulse polarity discrimination circuit composed of a conventional PNP transistor having a complicated circuit configuration and a low current gain, which is likely to malfunction, is configured as an NPN transistor so that two polarities are irrespective of an input pulse polarity. In addition to discriminating, the circuit configuration is simplified as a whole, the current gain of the transistor is high, the circuit operation is easy, and the pulse polarity discrimination circuit which can realize a high integration of an integrated circuit.
Description
제1도는 본 발명의 펄스 극성 판별 회로도이고,1 is a pulse polarity discrimination circuit diagram of the present invention,
제2도는 본 발명의 펄스 극성 판별 회로에 양극성 펄스 입력시 각 부 파형도이고,2 is a sub-wave diagram when the bipolar pulse input to the pulse polarity discrimination circuit of the present invention,
제3도는 본 발명의 펄스 극성 판별 회로에 음극성 펄스 입력시 각 부 파형도이다.3 is a sub waveform diagram when a negative pulse is input to the pulse polarity discrimination circuit of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
P1 : 입력 펄스 C1 : 커패시턴스P1: input pulse C1: capacitance
RA, RB, RC, RD, RE, R1, R2, R3, R4 : 저항RA, RB, RC, RD, RE, R1, R2, R3, R4: Resistance
QA, QB, QC, QD : NPN트랜지스터QA, QB, QC, QD: NPN transistor
QE : PNP 트랜지스터 VA : DC 레벨값QE: PNP transistor VA: DC level value
IS1, IS2 : 전류 전원IS1, IS2: Current Power
본 발명은 펄스 극성 판별 회로에 관한 것으로, 특히 입력되는 펄스의 극성에 관계없이 그 극성을 판별해 내는 NPN 트랜지스터로만 구성된 펄스 극성 판별 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse polarity discriminating circuit, and more particularly to a pulse polarity discriminating circuit composed of NPN transistors for discriminating the polarity irrespective of the polarity of an input pulse.
종래의 펄스 극성 펀별 회로는 PNP트랜지스터로 구성되어 있어 회로 구성이 복잡할 뿐 아니라 실제 공정시 칩 사이즈가 크고 PNP 트랜지스터의 BF(공통 이미터 순방향 단락 전류 이득=IC/IB)가 낮아 회로 동작이나 공정에 어려움이 있다.Conventional pulse polarity funnel circuits are composed of PNP transistors, which not only complicate the circuit configuration but also have a large chip size and low BF (common emitter forward short-circuit current gain = IC / IB) of the PNP transistors. There is a difficulty.
일반적으로 트랜지스터는 동작 원리에 따라 PNP형과 NPN형으로 나누는데 집적 바이폴라 트랜지스터의 대부분은 NPN형이다. 이는 우선 PNP형 트랜지스터는 NPN형에 비해 상당히 낮은 값의 BF(전류 이득)를 가지기 때문이다. 상기 전류 이득의 값이 적은 이유는 NPN 트랜지스터의 N+ 이미터가 P형 베이스 안으로 소수 캐리어를 주입하는 것과 같은 효율로 P형 이미터가 N형 베이스로 주입할 수 없다는 사실에 기인한다. 더욱이 베이스 영역이 크다는 것과 주입된 정공의 어떤 것은 기판으로 이동한다는 사실은 컬렉터에 도달하는 정공의 수를 감소시키는 원인이 된다. 따라서 PNP형 트랜지스터는 일반적으로 낮은 컬렉터 전류를 갖는 회로에 사용된다.Generally, transistors are divided into PNP type and NPN type according to the operating principle. Most of the integrated bipolar transistors are NPN type. This is because, first of all, the PNP transistor has a significantly lower value of BF (current gain) than the NPN type. The reason for the low value of the current gain is due to the fact that the P-type emitter cannot inject into the N-type base with the same efficiency as the N + emitter of the NPN transistor injects minority carriers into the P-type base. Moreover, the fact that the base area is large and that some of the injected holes move to the substrate causes a reduction in the number of holes reaching the collector. Therefore, PNP type transistors are generally used in circuits with low collector current.
높은 전류 용량의 바이폴라 정션 트랜지스터(BJT)를 얻기 위해서는 IES가 증가 즉 이미터 면적을 크게 한다. 따라서 디바이스 전체의 면적도 커지는데 흔히 사용되는 대체적인 기준으로는 트랜지스터의 이미터 면적의 비를 10:1로 제한한다. 상기는 칩 면적이 귀중하다는 것과 확산 공정의 제한성 때문이다. 집적 회로의 구성 요소 밀도는 칩면적의 효율적 이용으로 증대된다.In order to obtain a high current capacity bipolar junction transistor (BJT), the IES is increased, ie, the emitter area is increased. As a result, an alternative criterion commonly used to increase the area of the device as a whole is to limit the transistor's emitter area ratio to 10: 1. This is due to the valuable chip area and the limitation of the diffusion process. Component density of integrated circuits is increased by efficient use of chip area.
특히, 근래 모니터의 기술추세가 다중 신호 입력 시스템을 채용함에 따라 본 발명은 제조 공정의 번잡을 피하고 제조 원가의 절감과 함께 집적 회로의 고집적화도를 실현할 수 있는 회로를 제공하는데 목적이 있다.In particular, the recent trend in the technology of the monitor adopts a multi-signal input system, and the present invention aims to provide a circuit capable of avoiding complicated manufacturing processes, reducing manufacturing costs, and realizing high integration levels.
상기한 목적을 달성하기 위하여 본 발명은 펄스 입력 단자(P1)에 펄스가 입력되고 커패시턴스(C1)가 펄스 입력 단자(P1)에 일측이 연결되어 입력 펄스를 충방전하며 저항(R1)의 일측이 커패시턴스(C1)의 타측에 연결되고 저항(RA)은 전원 전압(VDD)에 일측이 연결되고 저항(R1)이 타측에 타측이 연결되며 저항(RB)은 저항(RA)의 타측에 일측이 연결되고 타측이 접지된다.In order to achieve the above object, in the present invention, a pulse is input to the pulse input terminal P1, and a capacitance C1 is connected to one side of the pulse input terminal P1 to charge and discharge the input pulse, and one side of the resistor R1 is It is connected to the other side of the capacitance C1, the resistor RA is connected to one side of the power supply voltage VDD, the resistor R1 is connected to the other side, and the resistor RB is connected to the other side of the resistor RA. And the other side is grounded.
저항(RC)은 전원 전압(VDD)에 일측이 연결되고 NPN 바이폴라 프랜지스터(QA)는 저항(RC)의 타측에 컬렉터가 연결되며 NPN 바이폴라 트랜지스터 (QB)는 이미터가 NPN 바이폴라 트랜지스터(QA)의 이미터에 연결된다. 전류 전원(IS1)은 NPN 바이폴라 트랜지스터(QA)와 NPN 바이폴라 트랜지스터(QB)의 이미터간 접점에 일득이 연결되고 타측이 접지된다.The resistor RC is connected at one side to the power supply voltage VDD, the NPN bipolar transistor QA is connected at the other side of the resistor RC, and the collector is connected to the NPN bipolar transistor QB, and the emitter is an NPN bipolar transistor QA. Connected to the emitter of. The current power supply IS1 is first connected to the inter-emitter contact of the NPN bipolar transistor QA and the NPN bipolar transistor QB, and the other side is grounded.
저항(RD)은 전원 전압(VDD)에 일측이 연결되고 NPN 바이폴라 트랜지스터(QC)는 NPN 바이폴라 트랜지스터(QB)의 베이스에 베이스가 연결되고, NPN 바이폴라 트랜지스터(QA)의 컬렉터에 컬렉터가 연결되며, 전류 전원(IS2)은 NPN바이폴라 트랜지스터(QC)의 이미터에 일측이 연결되고 타측이 접지되고, NPN바이폴라 트랜지스터(qd)의 이미터는 NPN 바이폴라 트랜지스터(QC)의 이미터에 연결되며 컬렉터가 저항(RD)의 타측에 연결된다.One side of the resistor RD is connected to the power supply voltage VDD, the base of the NPN bipolar transistor QC is connected to the base of the NPN bipolar transistor QB, and the collector is connected to the collector of the NPN bipolar transistor QA. The current power supply IS2 is connected at one side to the emitter of the NPN bipolar transistor QC and the other side is grounded, the emitter of the NPN bipolar transistor qd is connected to the emitter of the NPN bipolar transistor QC, and the collector is connected to the resistor ( RD) is connected to the other side.
저항(R2)은 전원 전압(VDD)에 일측이 연결되고 저항(R3)은 저항(R2)의 타측에 연결되며, 저항(R4)은 저항(R3)의 타측에 일측이 연결되고 타측이 접지된다.The resistor R2 is connected to one side of the power supply voltage VDD, the resistor R3 is connected to the other side of the resistor R2, and the resistor R4 is connected to the other side of the resistor R3 and the other side is grounded. .
저항은(RE)은 전원 전압(VDD)에 일측이 연결되고 PNP 바이폴라 트랜지스터(QE)는 저항(RE)의 타측에 이미터가 연결되고 NPN 바이폴라 트랜지스터(QD)에 베이스가 연결되고 컬렉터가 det out을 출력된다.The resistor (RE) is connected at one side to the power supply voltage (VDD), the PNP bipolar transistor (QE) is connected to the emitter at the other side of the resistor (RE), the base is connected to the NPN bipolar transistor (QD), and the collector is det out. Is output.
저항(Ra)과 저항(Rb)의 접점에서 dc 레벨 전압(va)이 출력되어 NPN바이폴라 트랜지스터(QB)와 NPN 바이폴라 트랜지스터(QC)의 베이스에 각각 인가되고 바이어스 전압차가 양극성 펄스 입력시 NPN 바이폴라 트랜지스터 (qd)가 충분히 오프(OFF)되고 음극성 펄스 입력시 NPN 바이폴라 트랜지스터(QA)가 충분히 온(on)될 수 있도록 저항 (R2)과 저항(R3)의 접접에서 BIAS1 전압이 출력되어 NPN 바이폴라 트랜지스터(QA)의 베이스에 인가되고 저항(R3)과 저항(R4)의 접점에서 BIAS2 전압이 출력되어 NPN바이폴라 트랜지스터(QA)의 베이스에 인가된다.The dc level voltage (va) is output from the contact between the resistor (Ra) and the resistor (Rb) and applied to the base of the NPN bipolar transistor (QB) and the NPN bipolar transistor (QC), respectively, and the bias voltage difference is the NPN bipolar transistor at the time of the bipolar pulse input. The NPAS bipolar transistor is output by the BIAS1 voltage at the contact of the resistor R2 and the resistor R3 so that (qd) is sufficiently turned off and the NPN bipolar transistor QA is sufficiently turned on at the negative pulse input. The voltage is applied to the base of QA, and the BIAS2 voltage is output from the contact of the resistor R3 and the resistor R4 and applied to the base of the NPN bipolar transistor QA.
이하 본 발명을 첨부 도면을 참조하여 일실시예를 설명한다.Hereinafter, an embodiment will be described with reference to the accompanying drawings.
제1도는 본 발명의 펄스 극성 판별 회로도로서 P1으로 입력된 펄스가 커패시턴스 C1을 거쳐 충방전에 의해 제2b도와 같은 파형을 발생되며 저항 RA와 RB에 의해 VA 값으로 DC 레벨이 결정되어짐을 도시한다.1 is a pulse polarity discrimination circuit diagram of the present invention, which shows that a pulse input to P1 generates a waveform as shown in FIG. 2B through charge and discharge through capacitance C1, and the DC level is determined by VA values by resistors RA and RB. .
상기 VA로 바이어스된 입력 펄스가 트랜지스터의 QB와 QC의 공통 베이스로 입력되어 제2a도의 바이어스 1과 제3e도의 바이어스 2로 고정되어 있는 트랜지스터의 QA와 QB의 가가의 베이스와 비교된다.The input pulse biased to VA is input to the common base of QB and QC of the transistor and compared with the base of QA and QB of the transistor fixed to bias 1 of FIG. 2A and bias 2 of FIG. 3E.
제2c도의 양극성 펄스가 입력된 경우 QB와 QC의 공통 베이스 입력이 제2a도)와 같은 바이어스1과 비교되어 활성 영역에서 동작하게 되면 출력되어지는 트랜지스터 QE의 컬렉터 전류가 양극성 펄스의 바이어스 1 위쪽 부분 (edge 기간)동안 흘러 양극성 펄스의 극성을 감지한게 된다.When the bipolar pulse of FIG. 2c is input, when the common base input of QB and QC is operated in the active region compared to the bias 1 as shown in FIG. 2a), the collector current of the output transistor QE is the upper part of the bias 1 of the bipolar pulse. It flows during the edge period to detect the polarity of the bipolar pulse.
제3f도의 음극성 펄스 신호가 입력되는 경우는 트랜지스터 QB와 QC의 공통 베이스 입력이 바이어스 2 와 비교되어 활성 영역에서 동작하게 되면 출력되어지는 트랜지스터 QE의 컬렉터 전류가 양극성 펄스의 바이어스 2의 아랫단인 네가티브에지(negative edge)기간동안 흐르게 되어 음걱성 펄스의 극성을 판별하게 된다.When the negative pulse signal of FIG. 3f is input, when the common base input of the transistors QB and QC is operated in the active region compared to the bias 2, the collector current of the transistor QE outputted is negative, which is the lower end of the bias 2 of the positive pulse. It flows during the negative edge period to determine the polarity of the squeaky pulse.
통상적으로 양극성 및 음극성 펄스 입력시 제2a도의 바이어스 1과 제3e도의 바이어스 2의 DC레벨은 제2도와 제3도에서 표시한 바와 같이 BIAS 1≒VA + 0.5(V)로 , BIAS 2≒VA-0.5(v)로 조정된다.Typically, when the positive and negative pulse inputs are applied, the DC level of bias 1 of FIG. 2a and bias 2 of FIG. 3e is BIAS 1 ≒ VA + 0.5 (V) as shown in FIG. 2 and FIG. Adjusted to -0.5 (v).
그리고 일반적으로 바이어스 1과 바이어스 2의 전압은 각각 9VA, 3VA로 잡아주는데 상기의 바이어스 1과 바이어스 2의 전압차는 양극성 펄스 입력시 바이어스 2로 바이어스된 QD가 충분히 OFF될수 있는 정압이어야 하고 음극성 펄스 입력시 바이어스 1으로 바이어스된 QA가 충분히 ON될수 있는 전압이어야 하기 때문이다.In general, the voltages of bias 1 and bias 2 are set to 9VA and 3VA, respectively, and the voltage difference between bias 1 and bias 2 should be a positive voltage to sufficiently turn off the QD biased by bias 2 during the positive polarity pulse input and the negative pulse input This is because the QA biased to the time bias 1 must be a voltage that can be sufficiently turned on.
상술한 바와 같이 본 발명은 NPN트랜지스터를 사용하여 종래의 펄스 극성회로를 구성함으로써 회로 구성이 간단하고 칩 사이즈도 줄일 수 있고 NPN트랜지스터 자체의 전류 이득이 높아 회로 동작이 원활하고 모든 공정에의 구현이 용이한 효과가 있다.As described above, the present invention uses a NPN transistor to configure a conventional pulse polarity circuit, thereby simplifying the circuit configuration, reducing the chip size, and increasing the current gain of the NPN transistor itself. It has an easy effect.
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