KR100194282B1 - 정확도 보상기를 이용한 이산 코사인 변환 방법 및 그 장치 - Google Patents

Abstract

본 발명은 이산 코사인 변환 방법 및 그 장치에 관한 것으로 더욱 상세하게는, DCT 및 IDCT 장치의 내부 연산 비트폭을 줄이기 위해 정확도 보상기를 사용하므로써 고정길이 연산의 제약을 극복하여 하드웨어 복잡도를 줄이고 처리속도를 향상시키기 위한 이산 코사인 변환 방법 및 그 장치에 관한 것이다.

본 발명의 일실시예에 따른 정확도 보상기를 채용한 2-D DCT 장치의 구조는 기존의 구조로부터 1-D DCT 장치의 내부 연산비트폭을 줄이고 1-D DCT 결과를 반올림하는 기능을 없앤 구조로 된다.

본 발명은 제1 DCT/ IDCT 유니트와, 상기 제1 DCT/ IDCT 유니트의 출력을 입력으로 받는 전치 유니트와 상기 전치 유니트의 출력을 입력으로 받는 제2 DCT/ IDCT 유니트로 구성된 이산 코사인 변환 장치에 있어서, 상기 제1 DCT/IDCT 유니트와 전치 유니트 사이에서 보상 비트수 및 기준 비트수를 계산하기 위한 보상비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부와, 상기 전치 유니트와 제2 DCT/ IDCT 유니트 사이에서 정확도 보상 비트열을 재배열 하기 위한 재배열부로 구성된 보상기를 포함하는 것을 특징으로 한다.

Description

정확도 보상기를 이용한 이산 코사인 변환 방법 및 그 장치

제1도는 행-열 분리 방식을 이용한 이차원(2-D) 이산 코사인 변환(Discrete Cosine Transform; 이하, DCT라 한다) 및 역 이산 코사인 변환(Inverse Discrete Cosine Transform; 이하 IDCT라 한다) 장치의 일반적인 구조도.

제2도는 행-열 분리 방식의 이용 및 멀티플렉싱을 통한 2-D DCT/ IDCT 장치의 일반적인 구조도.

제3도는 본 발명의 일실시예에 따른 일반적인 2-D DCT/ IDCT 구조에 정확도 보상기를 적용한 구조도.

제4도는 본 발명의 또 따른 실시예에 따른 멀티플렉싱을 이용한 일반적인 2-D DCT/ IDCT 구조에 정확도 보상기를 채용한 구조도.

제5도는 본 발명에 따른 정확도 보상기의 정확도 보상 비트수 및 기준 비트수 계산을 위한 구조도.

제6도는 본 발명에 따른 정확도 보상기의 정확도 비트 재배열을 위한 구조도이다.

* 도면의 주요부분에 대한 부호의 설명

6 : 보상 및 기준 비트수 계산부 7 : 재배열부

8 : 정확도 보상기 51 : 판단부

52 : 쉬프트 수단 53 : 카운터부

54 : 비교부 61 : 비트차 계산부

62 : 쉬프트 수단 63: 지연부

본 발명은 이산 코사인 변환 방법 및 그 장치에 관한 것으로 더욱 상세하게는, 이산 코사인 변환(Discrete Cosine Transform; 이하 DCT라 한다) 장치 및 역 이산 코사인 변환(Inverse Discrete Cosine Transform; 이하 IDCT라 한다) 장치의 내부 연산 비트폭을 줄이기 위해 정확도 보상기를 사용하므로써 고정길이 연산의 제약을 극복하여 하드웨어의 복잡도를 줄이고 처리속도를 향상시키기 위한 이산 코사인 변환 방법 및 그 장치에 관한 것이다.

MPEG(Moving Picture Experts Group), JPEG(Jonit Photographic Experts Group)과 같은 영상 압축 부호와 방식에서 2차원 이산 코사인 변환기는 ITU-T H.261에서 제시하는 정확도 표준을 만족할 것을 요구하고 있다. 대부분의 2-D DCT는 메트릭스와 벡터의 곱셈과 누산을 필요로 하는데, 고정 길이 연산으로 정확도를 만족하는 곱셈기와 누산기를 구현하기 위해서는 연산 비트폭을 충분히 유지하여야 하므로 하드웨어의 복잡도를 줄이고 처리속도를 높이는데 어려움이 있다.

일반적으로 2-D DCT의 구조는 행-열 분리방식(Row-Column Decomposition Method)을 많이 채택한다. 이런 구조에서는 2-D DCT를 연산 하는데 2개의 1-D DCT와 한 개의 매트릭스 전치가 필요하다. 그러나 입력 되는 픽셀데이타와 1-D 연산의 규칙성을 이용하여 1개의 1-D DCT와 메트릭스 전치로 2-D DCT 장치를 구성할 수 있다. 그러므로 2-D DCT의 하드웨어 복잡도는 1-D DCT와 메트릭스 전치회로에 직접적으로 영향을 준다. 1-D DCT는 곱셈-누산과 같은 산술연산이 많이 필요하다. 곱셈-누산기는 내부 비트폭에 따라서 하드웨어 복잡도와 처리속도에 영향을 받는다. 특히 NxN DCT 장치를 직접 구현할 경우에는 N²개의 곱셈과 2xN개의 누산기가 필요하므로, 전체적이 하드웨어 복잡도는 2xN의 차수가 된다. 아울러 곱셈-누산기 자체의 하드웨어 복잡도뿐만 아니라 연산 결과를 저장하는 레지스터의 크기도 동시에 커지는 결과를 초래한다. 따라서 1-D DCT의 하드웨어 복잡도를 줄이고 속도를 높이기 위해서 곱셈-누산기의 연산 비트폭을 줄이는 것이 중요하다. 그러나 DCT를 이용하는 대부분의 응용분야에서는 ITU-T H.261에서 제시하는 정확도 표준을 만족하도록 권고하고 있기 때문에 곱셈-누산기의 연사 비트폭을 줄이는데 한계가 있다. 일부의 하드웨어 구조에서는 이를 개선하기 위해서 특별한 하드웨어 구조를 개발하여 문제를 해결하고자 하였다. 그러나, 이들은 특정 하드웨어 구조에 의존하는 구조로 다른 구조에 적용되기 어려운 단점이 있다.

따라서, 본 발명은 정확도 보상기를 이용하여 1-D DCT의 내부 연산 비트폭을 줄여 하드웨어의 복잡도를 줄이고 처리속도를 향상시키기 위한 이산 코사인 변환 방법 및 장치를 제공하고자 한다.

상기와 같이 1-D DCT의 내부 연산 비트폭을 줄이기 위해 본 발명은 보상 비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부와, 보상 비트열을 재배열 하기 위한 재배열부로 구성된 정확도 보상기를 이용하여 이산 코사인 변환 방법 및 장치를 제공하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 특징, 장점은 첨부된 도면과 관련하여 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.

본 발명에서는 실시예로서 2차원의 DCT/ IDCT 방법 및 장치를 들었으나 본 발명의 기술적 사상의 범위는 이에 한정되는 것은 아니다.

제1도 및 제2도는 종래의 DCT 및 IDCT 모델을 도시한 도면이다.

제1도는 2-D DCT 및 IDCT의 수식적인 모델을 행-열 분리 방식으로 구성한 것이며 상당한 규칙성을 가질 뿐만 아니라 DCT나 IDCT를 직접적으로 구현하는 것에 비해서 연산수를 절반으로 줄여주어 DCT/ IDCT 장치를 구현하는데 가장 널리 사용되고 있다. 제2도는 한 개의 1-D DCT만을 이용하여 2-D DCT를 연산하는 구조로서, 1-D DCT의 내부에서 한 행의 백터가 입력 되는 동안에 2행의 DCT 연산을 처리하도록 구성한 것이다. 제1도와 제2도의 각 방법은 1-D DCT/IDCT의 연산방법에 따라서 적당히 이용될 수 있으며 각각 장단점을 지니고 있다.

제1도의 구조는 하드웨어 복잡도를 줄이기 위한 노력이 많이 요구되고, 제2도는 처리속도를 빠르게 하기 위한 노력이 많이 요구된다. 하드웨어 복잡 도와 처리속도는 서로 상반적이므로 각 구조가 지니고 있는 단점을 보완하면 장점이 줄어들게 된다.

상기와 같이 2-D DCT 장치를 구현할 때 연산의 정확도에 심각한 영향을 주는 요인으로는 다음과 같은 것들이 있다. 첫째는 DCT 계수값들을 유한 길이 코드로 표현할 때 발생하는 양자화 오차이고, 둘째는 곱셈-누산 연산을 유한 길이로 처리할 때 생기는 연산 자체의 오차이며, 세째는 첫번째 1-D 연산의 결과를 두 번째 1-D 연산으로 입력할 때 생성되는 반올림으로 인한 오차이다. 마지막으로는 2-D DCT의 최종 결과를 출력할 때 발생하는 반올림 및 절취로 인한 오차가 있다. DCT를 연산할 때 64비트 연산 정도를 갖는 것을 무한 길이 연산으로 가정하고 있으며, 이를 하드웨어로 구현할 때는 정확도 표준을 만족하는 정도에서 유한길이 연산을 수행하도록 하고 있다. 상기 오차의 원인들을 극복하기 위해서는 내부 연산 비트폭을 크게 해야 하므로 하드웨어 복잡도와 처리속도를 향상시키기가 대단히 어렵다.

따라서 본 발명은 다음과 같은 방법을 제시한다.

DCT를 이용한 대부분의 응용에서는 DC 부근에서 멀어질수록 0에 가까워지는 특성을 가지고있다. 이는 실제 하드웨어 연산을 수행할 때 상위 비트들이 부호비트와 같은 비트들로 반복되는 중복 현상을 유발시킨다. 이와같은 중복 현상을 제거하고 그 대신 하위 비트들이 가지고 있는 유용한 데이타를 실제 연산의 결과로 활용하여 정확도를 보상하면 적은 연산 비트폭으로 정확도 표준을 만족하는 DCT 장치를 구현할 수 있다.

정확도 보상기를 채용하면 1-D DCT간에 전달되는 데이타에 대한 반올림의 과정을 겪지 않아도 정확도에 큰 손상이 없으며 정확도 보상기 자체의 하드웨어 복잡도는 반올림에 필요한 하드웨어 복잡도보다 적다.

본 발명에 따른 정확도 보상 방법은 다음과 같다.

1-D DCT의 출력이 L비트이고, 이 중에서 부호비트가 MSB에서 M번 반복되면 보상가능한 비트수는 M-1비트이다. 즉, 전체 L비트의 연산결과를 한 개의 부호비트를 제외한 M-1 개의 반복되는 부호비트를 삭제하고, 대신 M-1 비트만큼의 LSB 비트를 추가하여 실제 연산 결과로 취한다. L비트로 표시된 1-D 변환 결과 데이타의 유효자리수를 K_ij라 하고, 이를 실제로 표시하는데 필요한 최대 유효자리수를 (K_ij)max라 하면, 정확도를 보상할 수 있는 자리수는 C_ij=L-(K_ij)_max가 된다. 보상비트수 C_ij에 대한 행, 혹은 열 단위의 기준값을 R_i, R_j라 하면 이는 각각Max(C_ij)_j=_0.1...N와 Max(C_ij)_i=_0.1...N로 표시된다. 2-D DCT/ IDCT에서 첫번째 1-D 변환이 행 단위로 처리되었으면, 두번째 1-D 변 환은 열 단위로 처리되어야한다. 따라서 첫번째 1-D 변환 결과에 대한 보상 비트수는 전치된 후 두 번째 1-D 변환 연산을 위해서 행, 혹은 열 단위의 기준값에 의해서 재조정되어야 한다. 보상 비트수는 1-D DCT 사이의 감소된 비트 폭에 추가되어 전치 유니트에 의해서 1-D DCT 결과와 함께 전치된다. 전치되는 동안에 기준값은 연속되는 루프를 돌아서 계산될 수 있고 두 번째 1-D 변환을 수행하기 전에 기준값과 보상 비트수의 차이에 의해 행, 혹은 열 단위로 데이타를 재정렬한다. 이 차이값은 2-D DCT의 최종 결과를 출력하기 전에 최종적으로 보상되었던 비트수만큼 재환산되는데 이용된다.

다음으로, 정확도 보상기를 이용한 2-D DCT/ IDCT 장치를 기술하기로 한다.

2-D DCT를 연산할때 연산 결과의 상위 비트들이 부호 비트들로 수 비트씩 반복되는 현상이 발생하며, 이는 유효 연산 비트폭을 감소시키는 요인이 되고, 결국 연산의 정확도를 감소시킨다. 본 발명에서는 이와같은 연산의 정확도를 감소시키는 중복현상을 제거하여 연산의 정확도를 높이는 하드웨어 구조를 제시하며, 이를 정확도 보상기라고 명명하였다. 기존의 제안된 구조들을 이용하여 DCT를 구현할 때 내부 연산 비트폭을 줄이지 않으면 근본적으로 하드웨어의 복잡도나 처리속도를 개선하기가 상당히 어렵다. 본 방법은 실제 응용 분야에서 나타나는 DCT 계수의 통제적인 특성을 고려하여 근본적으로 내부 연산 비트폭을 줄이는 방법이며, 제안한 정확도 보상 방법으로 인한 부가적인 하드웨어는 반올림을 위한 하드웨어보다 적으며 처리속도도 더 빠르다.

본 발명의 일실시예에 따른 정확도 보상기를 채용한 2-D DCT 장치의 구조는 제1도, 2도와 같은 기존의 구조로부터 1-D DCT 장치의 내부 연산비트 폭을 줄이고 1-D DCT 결과를 반올림하는 기능을 없앤 구조로 제3도, 4도와 같다.

제3도의 실시예에 의하면 본 발명은 제1 DCT/ IDCT 유니트(1)와, 상기 제1 DCT/ IDCT 유니트(1)의 출력을 입력으로 받는 전치 유니트(2)와 상기 전치 유니트(2)의 출력을 입력으로 받는 제2 DCT/ IDCT 유니트(3)로 구성된 이산 코사인 변환 장치에 있어서, 상기 제1 DCT/ IDCT 유니트(1)와 전치 유니트 사이(2)에서 보상 비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부(6)와, 상기 전치 유니트(2)와 제2 DCT/ IDCT 유니트(3) 사이에서 정확도 보상 비트열을 재배열 하기 위한 재배열부(7)로 구성된 정확도 보상기(8)를 포함하는 것을 특징으로 한다.

제4도의 실시예에 의하면 본 발명은 다중화기(4)와, 상기 다중화기(4)의 출력을 입력으로 받는 DCT/ IDCT 유니트(1)와, 상기 DCT/ IDCT 유니트(1)의 출력을 입력으로 받는 역다중화기(5), 상기 역다중화기(5)의 출력을 입력으로 받아 출력을 상기 다중화기(4)로 보내는 전치 유니트(2)로 구성된 이산 코사인 변환 장치에 있어서, 상기 역다중화기(5)와 전치 유니트(2) 사이에서 보상 비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부(6)와, 상기 전치 유니트(2)와 다중화기(4) 사이에서 정확도 보상 비트열을 재배열하기 위한 재배열부(7)로 구성된 정확도 보상기(8)를 포함하는 것을 특징으로 한다.

제5도는 정확도 보상기의 보상비트수와 기준값을 계산하는 보상 및 기준 비트수 계산부(6)의 구조이다.

보상 및 기준 비트수 계산부(6)는, 상위 비트들의 반복 여부를 판단하기 위해 제1 DCT/ IDCT 유니트(1)의 출력단과 접속된 판단부(51)와, 상기 판단부(51)의 결과를 인에이블 신호로 하여 상위 비트의 반복시 상기 제1 DCT/ IDCT 유니트의 출력을 저장하고 비트-직렬(beat-serial)로 출력하는 쉬프트 수단(52), 상기 판단부(51)의 결과를 인에이블 신호로 하여 보상 비트수를 카운트 하는 카운터부(53), 상기 카운터부(53)의 결과와 보상 비트수를 저장하는 저장부(55)를 비교하여 기준 비트수를 검출하기 위한 비교부(54)로 구성된다.

정확도 보상기에서 보상 및 기준 비트수를 계산하기 위해서는 먼저 1-D DCT/ IDCT 유니트(1)의 출력 결과의 상위 비트들을 조사하여야 한다. 예를 들면, 8x8 DCT/ IDCT 유니트에서 1-D DCT 유니트(1)의 출력은 DCT의 입출력 특성에 의해서 한 행, 혹은 열의 계산이 끝난 다음에 8개의 클럭이 지난 후 다음 행, 혹은 열의 결과가 출력된다. 따라서 한 행, 혹은 열의 결과를 8클럭 동안 래치한 후 순차적으로 상위 비트들의 반복 여부를 판단하여, 반복되면 비트-직렬로 출력하는 레지스터 등의 쉬프트 수단에 의해 왼쪽으로 쉬프트 하고 그렇지 않으면 이전의 결과를 그대로 유지하는 방법으로 반복되는 횟수를 카운터부(53)에 의해 계수하면 보상 비트수를 계산할 수 있다. 상위 비트들의 반복 여부를 판단하는 판단부(51)는 XOR 게이트를 사용하면 쉽게 구성 할 수 있다. 그리고 이 결과를 쉬프트 수단(52)의 쉬프트 인에이블 신호로 사용할 수 있다. 이렇게 하면 다음 행, 혹은 열의 결과가 입력되기 전에 보상 비트수를 계산할 수 있다. 기준값을 구하는 방법은 보상 비트수 중에서 가장 보상이 적게 이루어진 경우를 검출하는 것이다. 보상 비트수를 레지스터 등의 저장부(55)에 저장하고 각 행 또는 열마다의 최대값을 비교부(54)에서 구한다. 이렇게 검출된 보상비트수는 기준 비트수가 되며 전치 유니트(2)를 통해서 실제 보상된 데이타와 동시에 전달된다. 제1 1-D DCT/ IDCT(1)의 결과가 전치 유니트(2)를 통과하여 제2 1-D DCT/ IDCT(3)에 입력될때, 보상 비트수와 기준값 정보가 동시에 입력된다.

제6도는 보상된 데이타가 각 행, 혹은 열에 대해서 일관되지 않고 서로 다를수가 있으므로 행, 열 단위로 동일한 값이 되도록 재배열하는 재배열부의 구조를 나타낸다.

재배열부는, 보상 비트수와 기준 비트수의 차이를 계산하는 비트차 계산부(61), 상기 비트차 계산부(61)의 계산값과 보상된 제1 DCT/ IDCT 유니트 (1)의 출력을 저장하고 출력을 재배열 하기 위해 비트-직렬로 쉬프트 하여 출력하는 쉬프트 수단(62), 상기 비트차 계산부(61)의 계산값을 입력으로 받아 최종적이 제2 DCT/ IDCT 유니트(3)로의 출력 타이밍 동기를 위한 지연부(63)로 구성된다.

재배열하기 위한 비트수는 기준값과 보상 비트수의 차이로 환산되면, 재배열 과정은 환산된 차이에 해당하는 비트수만큼 다시 오른쪽으로 쉬프트하는 과정이다.

이상에서와 같이 본 발명에서는 정확도 보상기를 제5도 및 제6도에서 나타낸 바와 같이 비교적 간단하게 구현하였다. 제5도와 제6도에서 쉬프트 수단은 정확도 보상기를 사용하지 않는 구조의 1-D DCT 결과에 대한 파이프 라인 래지스터 대신에 사용된 것이다. 쉬프트 수단은 정확도 보상기로 인해서 추가되는 하드웨어가 아니므로 정확도 보상기 전체의 하드웨어 복잡도는 1-D DCT의 결과를 반올림하는 회로에 비해서 오히려 적다. 따라서, 본 발명에서 제시하는 정확도 보상 기법을 이용하면 내부 연산 비트폭을 상당히 줄일 수 있고, 표준 셀 라이브러리를 이용하여도 고속으로 동작하는 장치를 구현할 수 있다. 또한 기존의 2-D DCT 구조가 처리속도나 하드웨어 복잡도 측면에서 응용 분야에 적용하기 어려울때, 정확도 보상 기법을 적용하여 연산 비트 폭을 줄이며 새로운 구조를 개발하지 않고도 쉽게 고속으로 동작하는 장치를 구현할 수 있는 효과를 수반한다. 본 발명은 광대역 단말, 고선명 TV, 디지틀 TV 등의 디지틀 신호처리를 기본으로하는 모든 장치에서 DCT 및 IDCT를 필요로 하는 시스템에 응용될 수 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발병의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것 이며 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 제1 DCT/ IDCT 유니트와, 상기 제1 DCT/ IDCT 유니트의 출력을 입력으로 받는 전치 유니트와 상기 유니트와 상기 전치 유니트의 출력을 입력으로 받는 제2 DCT/ IDCT 유니트로 구성된 이산 코사인 변환 장치에 있어서, 상기 제1 DCT/ IDCT 유니트와 전치 유니트 사이에서 보상 비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부와, 상기 전치 유니트와 제2 DCT/ IDCT 유니트 사이에서 정확도 보상 비트열을 재배열 하기 위한 재배열부로 구성된 정확도 보상기를 포함하는 것을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
2. 제1항에 있어서, 상기 보상 및 기준 비트수 계산부는, 상위 비트들의 반복 여부를 판단하기 위해 제1 DCT/ IDCT 유니트의 출력단과 접속된 판단부와, 상기 판단부의 결과를 인에이블 신호로 하여 상위 비트의 반복시 상기 제1 DCT/ IDCT 유니트의 출력을 저장하고 비트-직렬(beat-serial)로 출력하는 쉬프트 수단, 상기 판단부의 결과를 인에이블 신호로 하여 보상 비트수를 카운트하는 카운터부, 상기 카운터부의 결과와 보상 비트수를 저장하는 저장부를 비교하여 기준 비트수를 검출하기 위한 비교부로 구성됨을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
3. 제1항에 있어서, 상기 재배열부는, 보상 비트수와 기준 비트수의 차이를 계산하는 비트차 계산부, 상기 비트차 계산부의 계산값과 보상된 제1 DCT/ IDCT 유니트의 출력을 저장하고 출력을 재배열 하기 위해 비트-직렬로 출력하는 쉬프트 수단, 상기 비트차 계산부의 계산값을 입력으로 받아 최종적인 제2 DCT/ IDCT 유니트로의 출력 타이밍 동기를 위한 지연부로 구성됨을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
4. 다중화기와, 상기 다중화기의 출력을 입력으로 받는 DCT/ IDCT 유니트와, 상 기 DCT/ IDCT 유니트의 출력을 입력으로 받는 역다중화기, 상기 역다중화기의 출력을 입력으로 받아 출력을 상기 다중화기로 보내는 전치 유니트로 구성된 이산 코사인 변환 장치에 있어서, 상기 역다중화기와 전치 유니트 사이에서 보상 비트수 및 기준 비트수를 계산하기 위한 보상 및 기준 비트수 계산부와, 상기 전치 유니트와 다중화기 사이에서 정확도 보상 비트열을 재배열 하기 위한 재배열부로 구성된 정확도 보상기를 포함하는 것을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
5. 제4항에 있어서, 상기 보상 및 기준 비트수 계산부는 DCT/ IDCT 유니트의 출력의 상위 비트들의 반복 여부를 판단하기 위해 역다중화기의 출력단과 접속된 판단부와, 상기 판단부의 결과를 인에이블 신호로 하여 상위 비트의 반복시 DCT/ IDCT 유니트의 출력을 저장하고 비트-직렬(beat-serial)로 출력하는 쉬프트 수단, 상기 판단부의 결과를 인에이블 신호로 하여 보상 비트수를 카운트 하는 카운터부, 상기 카운터부의 결과와 보상 비트수를 저장하는 저장부를 비교하여 기준 비트수를 검출하기 위한 비교부로 구성됨을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
6. 제4항에 있어서, 상기 재배열부는, 보상 비트수와 기준 비트수의 차이를 계산하는 비트차 계산부, 상기 비트차 계산부의 계산값과 보상된 DCT/ IDCT 유니트의 출력을 저장하고 출력을 재배열하기 위해 비트-직렬로 출력하는 쉬프트 수단, 상기 비트차 계산부의 계산값을 입력받아 최종적인 결과의 출력 타이밍 동기를 위한 지연부로 구성됨을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 장치.
7. 제1 DCT/ IDCT 유니트의 출력에서 반복되는 상위 비트의 부호비트에서 1비 트를 제외한 부호비트를 삭제하고 삭제한 비트수만큼 하위 비트를 추가하는 단계; 제1 DCT/ IDCT 유니트의 출력에서 데이타의 유효자리수를 계산하는 단계; 상기 제1 DCT/ IDCT 유니트의 출력 데이타의 비트수로부터 상기 유효 자리수의 최대값을 감하여 보상 가능한 비트수를 구하는 단계; 상기 보상 가능한 비트수로부터 행 혹은 열단위로 최대의 보상 가능한 비트수를 구하여 이를 기준값으로 취하는 단계; 상기 보상 가능한 비트수와, 상기 제1 DCT/ IDCT 유니트의 하위 비트가 추가되어 변환된 출력을 전치하는 단계; 및, 상기 보상 비트수와 기준값의 차이에 의해 행 혹은 열단위로 데이타를 재배열하여 제2 DCT/ IDCT 유니트로 출력하는 단계로 이루어짐을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 방법.
8. DCT/ IDCT 유니트의 출력에서 반복되는 상위 비트의 부호비트에서 1비트를 제외한 부호비트를 삭제하고 삭제한 비트수만큼 하위 비트를 추가하는 단계; 상기 DCT/ IDCT 유니트의 출력에서 데이타의 유효자리수를 계산하는 단계; 상기 DCT/ IDCT 유니트의 출력 데이타의 비트수로부터 상기 유효자리수의 최대값을 감하여 보상 가능한 비트수를 구하는 단계; 상기 보상 가능한 비트수로부터 행 혹은 열단위로 최대의 보상 가능한 비트수를 구하여 이를 기준값으로 취하는 단계; 상기 보상 가능한 비트수와, 상기 DCT/ IDCT 유니트의 하위 비트가 추가되어 변환된 출력을 전치하는 단계; 상기 보상 비트수와 기준값의 차이에 의해 행 혹은 열단위로 데이타를 재배열하여 다중화기로 출력하는 단계; 상기 재배열된 데이타와 이산 코사인 변환할 입력 데이타를 입력으로 하여 DCT/ IDCT 유니트 및 역다중화기를 거쳐 이산 코사인 변화된 값을 출력하는 단계로 이루어짐을 특징으로 하는 정확도 보상기를 이용한 이산 코사인 변환 방법.