KR100190372B1 - Reference voltage generator circuit - Google Patents
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Abstract
본 발명은 별도의 전압증폭단을 필요로하지 않는 기준전압발생회로에 관한 것으로, 문턱전압발생기에 다수의 모스트랜지스터를 적층시키고 재배치 함으로써, 모스트랜지스터의 문턱전압 누적에 의하여 기준전압이 증폭되도록 하였으로, 별도의 전압증폭단이 필요없이 레이아웃면적과 소비전력을 줄이는 효과가 있다.The present invention relates to a reference voltage generator circuit that does not require a separate voltage amplifier stage, and by stacking and rearranging a plurality of MOS transistors in a threshold voltage generator, the reference voltage is amplified by accumulating threshold voltages of the MOS transistors. The layout area and power consumption can be reduced without the need for a separate voltage amplifier.
Description
제 1도는 종래의 기준전압 발생 회로도.1 is a conventional reference voltage generation circuit diagram.
제 2도는 본 발명의 일실시예에 따른 기준전압 발생 회로도.2 is a reference voltage generation circuit diagram according to an embodiment of the present invention.
제 3도는 본 발명의 다른 실시예에 따른 기준전압 발생 회로도.3 is a reference voltage generation circuit diagram according to another embodiment of the present invention.
제 4도는 및 제 5도는 각각 제 1도 및 제 2도의 기준전압 대 공급전원의 파형도.4 and 5 are waveform diagrams of reference voltages versus power supplies of FIGS. 1 and 2, respectively.
제 6도 및 제 7도는 각각 제 1도 및 제 2도의 각 전류경로에서의 전류 대 공급전원의 파형도.6 and 7 are waveform diagrams of current versus supply power in respective current paths of FIGS. 1 and 2, respectively.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 문턱전압발생부 12 : 전압증폭단11: threshold voltage generator 12: voltage amplification stage
본 발명은 모스(MOS)의 문턱전압을 이용하는 기준전압 발생회로에 관한 것으로, 특히 별도의 전압증폭단이 필요 없는 기준전압 발생 회로에 관한 것이다.The present invention relates to a reference voltage generator circuit using a threshold voltage of MOS, and more particularly to a reference voltage generator circuit that does not require a separate voltage amplifier stage.
통상적으로 기준전압발생기는 모스 트랜지스터의 문턱전압을 이용하여 이것을 다시 증폭시키는 방법을 사용하고 있다.Typically, the reference voltage generator uses a method of amplifying it again using the threshold voltage of the MOS transistor.
제 1도는 종래의 기준전압 발생기 회로도로서, 도면에서 11은 문턱전압발생부를, 12는 전압증폭부를 각각 나타낸다.FIG. 1 is a conventional reference voltage generator circuit diagram, in which 11 denotes a threshold voltage generator and 12 denotes a voltage amplifier.
문턱전압 발생부(11)에서 발생되는 전압(VRTH)은 1.0볼트(V) 근처의 값이므로, 그 보다 큰 기준전압(VREF)을 얻기 위해서는 차동증폭기와 그에 부궤환된 저항성분을 이용하여 전압을 증폭하는 전압증폭단(12)을 이용하여야 한다.Since the voltage V RTH generated by the threshold voltage generator 11 is around 1.0 volt V, to obtain a larger reference voltage V REF , a differential amplifier and a negative feedback component thereof are used. The voltage amplifier stage 12 to amplify the voltage should be used.
그러나, 기준전압 발생기 출력단으로 직접전류부하를 구동하지 않고 모스트랜지스터의 게이트에만 입력으로 사용하는 경우에는 차동증폭기에 의한 낮은 저항특성은 중요하지 않으며, 따라서 전압증폭 기능을 문턱전압 발생기단(stage)과 분리하여 별도의 증폭기 단으로 구현하는 것은 레이아웃 면적을 증대시켜 소자의 고집적화를 저해하며, 전력소비가 크다는 문제점이 발생하게 된다.However, the low resistance characteristic of the differential amplifier is not important when the direct current load is used as the input of the gate of the MOS transistor without driving the direct current load to the output terminal of the reference voltage generator. Therefore, the voltage amplification function is connected to the threshold voltage generator stage. Separating and implementing a separate amplifier stage increases the layout area, inhibits high integration of the device, and causes a problem of high power consumption.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 저전력 소비와 집적도를 향상시키는 기준전압 발생회로를 제공함을 그 목적으로 한다.The present invention has been made to solve the above problems, and an object thereof is to provide a reference voltage generation circuit for improving low power consumption and integration.
상기 목적을 달성하기 위하여 본 발명의 기준전압발생기는, 제1전원단자와 제2전원단다 사이에 형성되는 제1전류경로상에 형성되어 기준전압을 출력하는 출력노드; 상기 제1전원단자와 상기 출력노드 사이에 접속된 저항; 상기 제1전원단자에 걸리는 전압을 전류센싱하도록 상기 제1전원단자와 제2전원단자 사이에 형성되는 제2전류경로 및 상기 저항을 통과한 제1전류경로에 각각 대응되도록 접속이 이루어지며, 자체의 제2전류경로를 통과한 전압레벨에 응답하여 동작하는 전류미러; 상기 기준전압이 소정의 기준레벨 이상일 시에 이를 상기 제2전원단자로 풀다운시키도록 상기 출력노드와 상기 제2전원단자 사이의 제1전류경로 및 제2전류경로에 대응되도록 접속이 이루어지며, 상기 출력노드를 통과한 제1전류경로상에 걸리는 전압레벨이 응답하여 동작하는 전류미러싱크; 상기 제2전류경로상에서 상기 전류미러와 전류리러싱크 사이에 접속되고, 상기 기준전압 레벨에 응답하여 구동하는 엔모스트랜지스터; 및 상기 제1전류경로 상에서 상기 출력노드와 상기 전류미러싱크 사이에 접속이 이루어지는 다수의 모스트랜지스터로 구성되어, 상기 다수의 모스트랜지스터 문턱전압값의 누적에 의해 상기 기준전압 레벨을 증폭시키는 기준전압증폭수단을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the reference voltage generator of the present invention includes: an output node formed on a first current path formed between a first power supply terminal and a second power supply terminal to output a reference voltage; A resistor connected between the first power supply terminal and the output node; The connection is made to correspond to the second current path formed between the first power terminal and the second power terminal and the first current path passing through the resistor so as to sense current applied to the first power terminal. A current mirror that operates in response to the voltage level passing through the second current path of the circuit; When the reference voltage is above a predetermined reference level, a connection is made to correspond to a first current path and a second current path between the output node and the second power terminal to pull down the second power terminal. A current mirror sink operating in response to a voltage level across the first current path passing through the output node; An NMOS transistor connected between the current mirror and the current receptacle on the second current path and driven in response to the reference voltage level; And a plurality of MOS transistors connected between the output node and the current mirror sink on the first current path, and amplifying a reference voltage level by amplifying the reference voltage levels by accumulating the plurality of MOS transistor threshold voltage values. It characterized in that it comprises a means.
상기 기준전압증폭수단은 자체 전류경로를 통과한 전압레벨에 응답하여 동작하는 상기 다수의 모스트랜지스터가 직렬 또는 병렬로 접속이 이루어져 구성되며, 상기 기준전압증폭수단을 구성하는 상기 다수의 모스트랜지스터는 소오스가 기판에 연결되고 게이트와 드레인이 공통연결된 피모스트랜지스터임을 특징으로 한다.The reference voltage amplifying means includes a plurality of MOS transistors which operate in response to a voltage level passing through a current path thereof in series or in parallel, and the plurality of MOS transistors constituting the reference voltage amplifying means are sourced. Is a PMOS transistor connected to the substrate and having a common connection between the gate and the drain.
또한, 본 발명의 기준전압발생회로는, 제1전원단자와 제2전원단자 사이에 형성되는 제1전류경로상에 형성되어 기준전압을 출력하는 출력노드; 상기 제1전원단자와 상기 출력노드 사이에 접속된 저항; 상기 제1전원단자에 걸리는 전압을 전류센싱하도록 상기 제1전원단자와 제2전원단자 사이에 형성되는 제2전류경로 및 상기 저항을 통과한 제1전류경로에 각각 대응되도록 접속이 이루어지며, 자체의 제2전류경로를 통과한 전압레벨에 응답하여 동작하는 전류미러; 및 상기 기준전압이 소정의 기준레벨 이상일 시에 이를 상기 제2전원단자로 풀다운시키도록 상기 출력노드와 상기 제2전원단자 사이의 제1전류경로 및 제2전류경로에 대응되도록 접속이 이루어지며, 캐스코드 미러로써 다수의 스테이지로 접속되어 상기 기준전압레벨을 증폭하는 전류미러싱크를 포함하여 이루어진다.In addition, the reference voltage generation circuit of the present invention, an output node formed on the first current path formed between the first power supply terminal and the second power supply terminal for outputting a reference voltage; A resistor connected between the first power supply terminal and the output node; The connection is made to correspond to the second current path formed between the first power terminal and the second power terminal and the first current path passing through the resistor so as to sense current applied to the first power terminal. A current mirror that operates in response to the voltage level passing through the second current path of the circuit; And a connection is made so as to correspond to a first current path and a second current path between the output node and the second power supply terminal so as to pull down the second power supply terminal when the reference voltage is higher than or equal to a predetermined reference level. And a current mirror sink which is connected to a plurality of stages as a cascode mirror and amplifies the reference voltage level.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자기 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings so that the present invention may be easily described in detail so that the technical idea of the present invention can be easily implemented. do.
제2도는 본 발명의 일실시예에 따른 기준전압 발생기 회로도로서, 기준전압이 출력되는 노드와 접지점 사이에 여러개의 모스트랜지스터를 배열할 수 있도록 문턱전압발생기의 구조를 변경한 것이다.2 is a circuit diagram of a reference voltage generator according to an exemplary embodiment of the present invention, in which a structure of a threshold voltage generator is modified to arrange a plurality of MOS transistors between a node where a reference voltage is output and a ground point.
세부적으로 살펴보면, 공급전원(VCC)과 접지전원(VGND)과의 제1전류경로상에 기준전압(VREF)을 출력하는 출력단이 형성되며, 회로 전체의 전류를 제한 함으로써 공급전원의 증가에 무관하게 기준전압(VREF)은 일정하게 유지되도록 하는 저항 R이 제1전류경로상에서 공급전원 단자와 출력단 사이에 접속된다.In detail, an output terminal for outputting the reference voltage V REF is formed on the first current path between the supply power supply V CC and the ground power supply V GND , and the supply power is increased by limiting the current of the entire circuit. Regardless, the resistor R to keep the reference voltage V REF constant is connected between the power supply terminal and the output terminal on the first current path.
그리고, 공급저원단자와 접지전원단자와의 사이에 형성되는 제2전류경로 및 상기 저항을 통과한 제1전류경로에 각각 대응되도록 제1PMOS트랜지스터(MP1) 및 제2PMOS 트랜지스터(MP2)로 구성되는 전류미러가 접속되는데, 자체의 제2전류경로를 통과한 전압레벨에 응답하여 동작하도록 제2PMOS트랜지스터(MP2)의 드레인과 게이트는 접속되어, 공급전원단자에 걸리는 전압을 전류센싱한다.And a current constituted by the first PMOS transistor MP1 and the second PMOS transistor MP2 so as to correspond to the second current path formed between the supply low terminal and the ground power supply terminal and the first current path passing through the resistor, respectively. The mirror is connected, and the drain and the gate of the second PMOS transistor MP2 are connected to operate in response to the voltage level passing through the second current path thereof, thereby current sensing the voltage applied to the power supply terminal.
그리고, 출력단과 상기 접지전원단자 사이의 제1전류경로 및 제2전류경로에 대응되도록 제1NMOS트랜지스터(MN1) 및 제2NMOS트랜지스터(MN2)로 구성되는 전류미러싱크가 접속되어, 기준전압이 소정의 기준레벨 이상일 시에 이를 상기 접지전원단자로 풀다운시킨다.Then, a current mirror sink composed of a first NMOS transistor MN1 and a second NMOS transistor MN2 is connected to correspond to a first current path and a second current path between an output terminal and the ground power terminal, so that a reference voltage is predetermined. If it is above the reference level, it is pulled down to the ground power terminal.
그리고, 전류미러와 전류미러싱크 사이의 제2전류경로상에 기준전압 레벨에 응답하여 동작하는 제3NMOS트랜지스터(NM3)가 접속되어, 제2전류경로상의 전류량을 제어한다.A third NMOS transistor NM3, which operates in response to the reference voltage level, is connected on the second current path between the current mirror and the current mirror sink to control the amount of current on the second current path.
그리고, 상기 출력단과 전류미러싱크 사이의 제1전류경로상에는 제3 내지 제5PMOS트랜지스터(MP3, MP4, MP5)가 직렬로 다이오드 접속되어 출력단을 통해 출력되는 기준전압이 제3 내지 제5PMOS 트랜지스터(MP3, MP4, MP5)의 문턱전압 누적에 의해 증폭되도록 한다.The third to fifth PMOS transistors MP3, MP4, and MP5 are diode-connected in series on the first current path between the output terminal and the current mirror sink, so that the reference voltages output through the output terminal are the third to fifth PMOS transistors MP3. , MP4, MP5) to be amplified by accumulation of threshold voltages.
본 발명의 일실시예에서 제안하는 제2도의 구조에서 제1 및 제2PMOS 트랜지스터 MP1, MP2와 제1 내지 제3NMOS 트랜지스터 MN1, MN2, MN3 그리고 저항 R이 기본소자이며, 점선으로 표시된 부분의 제3 내지 제5PMOS 트랜지스터 MP3, MP4, MP5는 기준전압(VREF)의 값을 조절하기 위한 증폭부이다.In the structure of FIG. 2 proposed in the embodiment of the present invention, the first and second PMOS transistors MP1 and MP2 and the first to third NMOS transistors MN1, MN2, MN3 and the resistor R are the basic elements, and the third portion of the portion indicated by the dotted line. The fifth to fifth PMOS transistors MP3, MP4, and MP5 are amplifiers for adjusting the value of the reference voltage V REF .
제 3 내지 제 5 PMOS 트랜지스터 MP3, MP4, MP5는 요구되는 기준전압의 값에 따라 1단 이상의 트랜지스터로 구성하며, PMOS를 사용할 수 있고 NMOS를 사용할 수 있다. 단지, PMOS를 사용할 경우에는 기판을 소오스에 연결한 구조로하여 공급전원( VCC)의 변화에 의한 문턱전압의 변화를 방지해야 한다.The third to fifth PMOS transistors MP3, MP4, and MP5 may be formed of one or more transistors according to the required reference voltage value, and may use PMOS and NMOS. However, when using a PMOS, the substrate is connected to the source to prevent the change of the threshold voltage caused by the change of the power supply (V CC ).
게이트와 드레인이 공통인 구조로 연결된 MN1, MP1 및 MP3, MP4, MP5의 모스 트랜지스터는 항상 포화영역에서 동작하므로, 그 양단의 전압은 아래 (식-1)로 표현된다.Since the MOS transistors of MN1, MP1, and MP3, MP4, and MP5 connected in a common structure with the gate and drain always operate in a saturation region, the voltages at both ends thereof are represented by Equation-1 below.
상기 식에서,(μ: 이동도, COX: 모스트랜지스터의 단위면적당 캐패시터, W: 모스트랜지스터의 폭, L: 모스트랜지스터의 길이), VTH는 문턱전압, I는 모스트랜지스터에 흐르는 전류를 각각 나타낸다.Where (μ: mobility, C OX : capacitor per unit area of the MOS transistor, W: width of the MOS transistor, L: length of the MOS transistor), V TH is the threshold voltage, and I is the current flowing through the MOS transistor, respectively.
따라서, 제 2도의 구조에서 기준전압 VREF는 아래 (식-2)로 표현된다.Therefore, in the structure of FIG. 2, the reference voltage V REF is represented by the following expression (-2).
(식-2)에서 3은 제 2도의 점선으로 표시되는 부분의 모스트랜지스터 단(state) 수에 의한 것이며, MP3, MP4, MP5는 모두 같은 크기로 가정하였다.In Equation-2, 3 is based on the number of MOS transistor states of the portion indicated by the dotted line in FIG. 2, and MP3, MP4, and MP5 are assumed to be the same size.
저항 R은 회로 전체의 전류 I1과 I2를 제한 함으로써, (식-1)의 첫번째 항이 전류에 비례하는 두번째 항보다 더 크도록하며, 이에 의하여 공급전원이 증가에 무관하게 기준전압(VREF)은 일정하게 유지된다.Resistor R limits the currents I 1 and I 2 throughout the circuit so that the first term in Equation-1 is greater than the second term proportional to the current, thereby increasing the supply voltage regardless of the increase in the reference voltage ( VREF). ) Remains constant.
MN1과 MN2는 미러(mirror) 형태의 정류 싱크를 구성하여 두 경로의 전류를 등화(equalizing) 시킨다.MN1 and MN2 form a mirror-type rectification sink to equalize the current in both paths.
등화된 저류가 흐르는 경로의 MN3과 MP2는 출력단의 기준전압을 공급전원(VCC)으로 부터 공급하는 MP1의 게이트-소오스가 전압 VGS를 공급전원에 무관하게 일정하게 유지한다.The gate-source of MP1, which supplies the reference voltage of the output terminal from the supply voltage (V CC ), maintains the voltage V GS constant regardless of the supply voltage.
제 3도는 본 발명의 다른 실시예에 따른 기준전압 발생기 회로도로서, 공급전원(VCC)에 따른 기준전압(VREF)의 포화특성을 향상시키기 위하여, 오른쪽 전류 경류에 모스트랜지스터를 추가하여 캐스코드 미러(cascode mirror) 형태로 연결한 전류미러싱키를 구성한 것이다.3 is a circuit diagram of a reference voltage generator according to another embodiment of the present invention. In order to improve the saturation characteristic of the reference voltage V REF according to the supply power supply V CC , a shunt code is added to the right current flow. The current mirroring key is configured in the form of a mirror mirror.
구체적으로, 제 3도에 도시된 본 발명의 다른 실시예에 따른 기준전압 발생기는, 제1전원단자(VCC)와 제2전원단자(VGND) 사이에 형성되는 제1전류경로상에 형성되어 기준전압(VREF)을 출력하는 출력노드와, 상기 제1전원단자와 상기 출력노드 사이에 접속된 저항(R)과, 상기 제1전원단자에 걸리는 전압을 전류센싱하도록 상기 제1전원단자와 제2전원단자 사이에 형성되는 제2전류경로 및 상기 저항을 통과한 제1전류경로에 각각 대응되도록 접속이 이루어지며, 자체의 제2전류경로를 통과한 전압레벨에 응답하여 동작하는 전류미러(310), 및 상기 기준전압(VREF)이 소정의 기준레벨 이상일 시에 이를 상기 제2전원단자로 풀다운시키도록 상기 출력노드와 상기 제2전원단자 사이의 제1전류경로 및 제2전류경로에 대응되도록 접속이 이루어지며, 캐스코드 미러로써 3개의 스테이지로 접속되어 상기 기준전압 레벨을 증폭하는 전류미러싱크(320)를 포함하고 있다.Specifically, the reference voltage generator according to another embodiment of the present invention shown in FIG. 3 is formed on the first current path formed between the first power supply terminal V CC and the second power supply terminal V GND . And an output node for outputting a reference voltage V REF , a resistor R connected between the first power supply terminal and the output node, and a voltage applied to the first power supply terminal. And a current mirror formed between the second power path and the second current path and the first current path passing through the resistor, respectively, and a current mirror operating in response to the voltage level passing through the second current path. 310, and a first current path and a second current path between the output node and the second power terminal to pull down the reference voltage when the reference voltage V REF is greater than or equal to a predetermined reference level. The connection is made to correspond to the cascode mirror Written are connected in three stages and includes a current mirror sink 320 for amplifying the reference voltage level.
상기 저항(R)과 전류미러(310)는 본 발명의 일실시예와 동일하게 피모오스트랜지스터쌍으로 이루어져, 공급전원단자에 걸리는 전압을 전류센싱한다.The resistor R and the current mirror 310 are formed of a PMOS transistor pair in the same manner as in the exemplary embodiment of the present invention, and sense the current applied to the power supply terminal.
한편, 전류미러싱크(320)는, 상기 기준전압(VREF) 레벨에 응답하여 동작하는 제1스테이지의 엔모스트랜지스터쌍(321)과, 상기 제1스테잊의 엔모스트랜지스터쌍(321)을 통과한 상기 제2전류경로상의 전압레벨에 응답하여 동작하는 제2스테이지의 엔모스트랜지스터쌍(322), 및 상기 제2스테이지의 엔모스트랜지스터쌍(322)을 통과한 상기 제1전류경로상의 전압레벨에 응답하여 동작하는 제3스테이지의 엔모스ㅌ랜지스터쌍(323)으로 구성되어 3개의 스테이지가 캐스코드 미러로써 구성되어 있다.On the other hand, the current mirror sink 320, the first stage enMOS transistor pair 321 operating in response to the reference voltage (V REF ) level, and the first stage enMOS transistor pair 321. The voltage on the first current path passing through the n-MOS transistor pair 322 of the second stage and the voltage-enhancing transistor pair 322 of the second stage operating in response to the voltage level on the second current path. An NMOS transistor pair 323 of a third stage operating in response to the level is configured, and three stages are configured as cascode mirrors.
제 4도 및 제 5도는 각각 제 1 도 및 제 2도의 기준전압 대 공급전원의 파형도이고, 제 6도 및 제 7도는 각각 제 1도 및 제 2도의 각 전류경로에서의 전류 대 공급전원의 파형도를 나타낸다.4 and 5 are waveform diagrams of the reference voltage versus the power supply of FIGS. 1 and 2, respectively, and FIGS. 6 and 7 show the current versus supply power in the respective current paths of FIGS. 1 and 2, respectively. The waveform diagram is shown.
본 발명의 문턱전압발생기에 다수의 모스트랜지스터를 적층시키고 재배치 함으로써, 모스트랜지스터의 문턱전압 누적에 의하여 기준전압이 증폭되도록 하였으므로, 별도의 전압증폭단이 필요 없이 레이아웃면적과 소비전력을 줄이는 효과가 있다.By stacking and rearranging a plurality of MOS transistors in the threshold voltage generator of the present invention, the reference voltage is amplified by the accumulation of the threshold voltages of the MOS transistors, thereby reducing layout area and power consumption without requiring a separate voltage amplifier stage.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20101224 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |