KR100189971B1 - Fabrication method of semiconductor device - Google Patents
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Abstract
공정을 단순화시키며 사진공정의 한계를 극복할 수 있는 반도체장치의 제조방법에 관해 기재되어 있다. 반도체 기판 상에 절연층을 형성하고, 상기 절연층 상에 제1 도전층을 형성한다. 이어서, 상기 제1 도전층 상에 제1 물질층을 형성한 다음 사진식각 공정을 이용하여 스토리지 전극이 형성될 부분의 상기 제1 도전층이 노출되도록 패터닝하고, 패터닝된 제1 물질층의 측벽에 스페이서 형태의 제2 물질층을 형성한 다음, 상기 제2 물질층을 식각마스크로 사용하여 상기 기판 상에 적층된 층들을 식각함으로써 상기 제2 물질층에 자기정합된 콘택홀을 형성한다. 상기 제1 물질층을 제거하고, 콘택홀이 형성된 상기 결과물 상에 제2 도전층을 형성한 후, 상기 제2 도전층을 이방성식각하여 상기 콘택홀의 내벽 및 제2 물질층의 외벽에 스페이서를 형성하고, 상기 제2 물질층을 제거하여 상기 제1 도전층 및 제2 도전층으로 이루어진 스토리지 전극을 형성한다.A method of manufacturing a semiconductor device that simplifies the process and can overcome the limitations of the photo process is described. An insulating layer is formed on the semiconductor substrate, and a first conductive layer is formed on the insulating layer. Subsequently, a first material layer is formed on the first conductive layer, and then patterned to expose the first conductive layer of the portion where the storage electrode is to be formed using a photolithography process, and then formed on the sidewall of the patterned first material layer. After forming a second material layer in the form of a spacer, the self-aligned contact hole is formed in the second material layer by etching the layers stacked on the substrate using the second material layer as an etching mask. After removing the first material layer and forming a second conductive layer on the resultant formed contact hole, the second conductive layer is anisotropically etched to form spacers on the inner wall of the contact hole and the outer wall of the second material layer. The second material layer is removed to form a storage electrode including the first conductive layer and the second conductive layer.
Description
제1도 내지 제5도는 COB 구조를 채용한 종래 일반적인 커패시터 형성방법을 설명하기 위해 도시한 공정순서도.1 to 5 are process flowcharts shown to explain a conventional general capacitor forming method employing a COB structure.
제5도 내지 10도는 본 발명의 일 실시예에 따른 커패시터 형성방법을 설명하기 위해 도시한 공정순서도.5 to 10 is a flowchart illustrating a method for forming a capacitor according to an embodiment of the present invention.
제11도는 본 발명의 일 실시예에 따른 스토리지 전극 및 콘택홀만을 간략히 도시한 레이아웃도.11 is a layout diagram schematically illustrating only a storage electrode and a contact hole according to an exemplary embodiment of the present invention.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특시 셀커패시터의 스토리지 전극과 콘택홀을 한 번의 사진공정을 이용하여 형성하는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor device in which a storage electrode and a contact hole of a cell capacitor are formed using a single photo process.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀커패시턴스의 감소 문제는 메모리 셀의 독출능력을 저하시키고 소프트에러율을 증가시킬 뿐만아니라 저전압에서의 소자동작을 어렵게하여 작동시 전력소모를 과다하게 하기 때문에 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제점이다.The reduction of cell capacitance due to the reduction of the area of memory cells is a serious obstacle to the increase in the density of dynamic random access memory (DRAM). The problem of reducing cell capacitance not only decreases the readability of the memory cells and increases the soft error rate but also low voltage. It is a problem that must be solved for the high integration of the memory device because it makes the operation of the device difficult and the power consumption is excessive during operation.
커패시터의 유효 면적을 증가시키기 위한 방법으로 비트라인 상에 커패시터를 형성하는 COB(Capacitor Over Bitline)구조가 제안된 바 있다. 상기 COB구조는 반도체 기판, 특히 트랜지스터의 소오스와 커패시터와 스토리지 전극을 연결하기 위하여 콘택홀을 필요로 한다.As a method for increasing the effective area of a capacitor, a capacitor over bitline (COB) structure for forming a capacitor on a bit line has been proposed. The COB structure requires a contact hole to connect a source of a semiconductor substrate, particularly a transistor, a capacitor, and a storage electrode.
따라서, 커패시터의 스토리지 전극을 형성하기 위한 사진식각 공정 이외에 콘택홀 형성을 위한 사진식각 공정이 추가로 필요하다.Therefore, in addition to the photolithography process for forming the storage electrode of the capacitor, a photolithography process for forming the contact hole is additionally required.
제1도 내지 제5도는 COB 구조를 채용한 종래 일반적인 커패시터 형성방법을 설명하기 위해 도시한 공정순서도이다.1 to 5 are process flowcharts shown to explain a conventional general capacitor forming method employing a COB structure.
제1도를 참조하면, 반도체 기판(1)상에 소자분리를 위한 필드산화막(도시되지 않음)을 형성하고, 게이트 산화막, 게이트 도전층, 및 상부 절연층으로 구성되는 게이트 전극 패턴(3)을 형성한다. 이어서, 반도체 기판에 불순물을 이온주입하여 트랜지스터의 소오스 및 트레인(도시되지 않음)을 형성하고, 상기 게이트 전극 패턴(3)의 측벽에 절연물 스페이서(5)를 형성한 다음, 상기 결과물 상에 평탄화층(도시되지 않음)을 형성한다. 계속해서 상기 트랜지스터의 드레인을 노출시키는 콘택홀(도시되지 않음)을 형성하고, 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 비트라인(도시되지 않음)을 형성한다. 비트라인이 형성된 상기 결과물 상에 상기 비트라인과 이후의 공정에서 형성될 스토리지 전극을 절연시키기 위해 절연물을 증착하여 층간절연층(7)을 형성한다.Referring to FIG. 1, a field oxide film (not shown) is formed on a semiconductor substrate 1 to form a device, and a gate electrode pattern 3 including a gate oxide film, a gate conductive layer, and an upper insulating layer is formed. Form. Subsequently, an ion is implanted into the semiconductor substrate to form a source and a train (not shown) of the transistor, an insulator spacer 5 is formed on the sidewall of the gate electrode pattern 3, and then a planarization layer is formed on the resultant. (Not shown). Subsequently, a contact hole (not shown) is formed to expose the drain of the transistor, a conductive material is deposited on the resultant, and then patterned to form a bit line (not shown). An interlayer insulating layer 7 is formed by depositing an insulator to insulate the bit line and the storage electrode to be formed in a later process on the resultant bit line.
제2도를 참조하면, 층간절연층(7)이 형성된 상기 결과물 상에 포토레지스트를 도포한 다음, 패터닝하여 콘택홀 형성을 위한 제 1 포토레지스트 패턴(9)을 형성한다. 상기 제 1 포토레지스트 패턴(9)을 식각마스크로 사용하여 상기 기판 상부에 적층되어 있는 층들의 일부를 식각함으로써 스토리지 전극과 기판을 접속하기 위한 콘택홀(a)을 형성한다.Referring to FIG. 2, a photoresist is applied on the resultant on which the interlayer insulating layer 7 is formed, and then patterned to form a first photoresist pattern 9 for forming a contact hole. By using the first photoresist pattern 9 as an etching mask, a portion of the layers stacked on the substrate is etched to form a contact hole a for connecting the storage electrode and the substrate.
제3도를 참조하면, 상기 제 1 포토레지스트 패턴(9)을 제거한 다음, 상기 층간절연층(7) 상에 상기 콘택홀을 채우도록 도전층(11)을 형성한다. 상기 도전층(11) 상에 포토레지스트를 도포한 다음 패터닝하여 스토리지전극 형성을 위한 제 2 포토레지스트 패턴(13)을 형성한다.Referring to FIG. 3, after removing the first photoresist pattern 9, a conductive layer 11 is formed on the interlayer insulating layer 7 to fill the contact hole. A photoresist is applied on the conductive layer 11 and then patterned to form a second photoresist pattern 13 for forming a storage electrode.
제4도를 참조하면, 상기 제 2 포토레지스트 패턴(13)을 식각마스크로 사용하여 상기 도전층(11)을 식각함으로써 스토리지 전극(15)을 형성한 다음, 상기 제 2 포토레지스트 패턴(13)을 제거한다.Referring to FIG. 4, a storage electrode 15 is formed by etching the conductive layer 11 using the second photoresist pattern 13 as an etch mask, and then the second photoresist pattern 13. Remove it.
상기 종래의 방법에 따르면, 상술한 바와 같이 커패시터의 스토리지 전극을 형성하기 위한 사진식각 공정 이외에 콘택홀 형성을 위한 사진식각 공정이 추가로 필요하다. 이는 반도체 장치 제조시의 제조경비를 증가시킨다. 뿐만 아니라, 반도체 장치가 고집적화됨에 따른 셀 사이즈의 감소 및 콘택 사이즈의 감소로 인해 콘택홀 형성을 위한 사진공정은 그 한계에 부딪히게 되었다.According to the conventional method, as described above, in addition to the photolithography process for forming the storage electrode of the capacitor, a photolithography process for forming the contact hole is further required. This increases the manufacturing cost in manufacturing the semiconductor device. In addition, due to the decrease in cell size and contact size due to the high integration of semiconductor devices, the photolithography process for forming a contact hole hits its limit.
따라서, 본 발명의 목적은 스토리지 콘택홀과 스토리지 전극 형성을 위한 사진식각 공정의 수를 감소시킴과 동시에, 사진식각공정의 한계를 극복하여 스토리지 콘택의 크기를 감소시킬 수 있는 반도체 장치의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to reduce the number of photolithography processes for forming the storage contact hole and the storage electrode and to overcome the limitations of the photolithography process to reduce the size of the storage contact. To provide.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 제1 물질층을 형성한 다음 사진식각 공정을 이용하여 스토리지 전극이 형성될 부분의 상기 제1 도전층이 노출되도록 패터닝하는 단계, 패터닝된 상기 제1 물질층의 측벽에 스페이서 형태의 제2 물질층을 형성하는 단계, 상기 제2 물질층을 식각마스크로 사용하여 상기 기판 상에 적층된 층들을 식각함으로써 상기 제2 물질층에 자기정합된 콘택홀을 형성하는 단계, 상기 제1 물질층을 제거하는 단계, 콘택홀이 형성된 상기 결과물 상에 제2 모전층을 형성하는 단계, 상기 제2 도전층을 이방식각하여 상기 콘택홀의 내벽 및 제2 물질층의 외벽에 스페이서를 형성하는 단계, 및 상기 제2 물질층을 제거하여 상기 제1 도전층 및 제2 도전층으로 이루어진 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로하는 반도체 장치의 제조방법을 제공한다.In order to achieve the above object, the present invention, forming an insulating layer on a semiconductor substrate, forming a first conductive layer on the insulating layer, forming a first material layer on the first conductive layer Patterning the first conductive layer of the portion where the storage electrode is to be formed by using a photolithography process; forming a second material layer in the form of a spacer on the sidewall of the patterned first material layer; Forming a self-aligned contact hole in the second material layer by etching the layers stacked on the substrate using the material layer as an etching mask, removing the first material layer, and the resultant in which the contact hole is formed. Forming a second mother layer on the second conductive layer, forming a spacer on an inner wall of the contact hole and an outer wall of the second material layer by dividing the second conductive layer, and removing the second material layer It provides a method for manufacturing a semiconductor device comprising the step of forming a storage electrode consisting of the first conductive layer and the second conductive layer.
본 발명에 따르면, 상기 절연층 형성 단계 이전 비트라인을 형성하는 단계를 더 구비할 수 있으며, 상기 제1 도전층 및 제2 도전층은 동일물질로, 예컨대 불순물이 도우프된 다결정실리콘으로 형성하는 것이 바람직하다.According to the present invention, the method may further include forming a bit line before the insulating layer forming step, wherein the first conductive layer and the second conductive layer are formed of the same material, for example, polycrystalline silicon doped with impurities. It is preferable.
또한, 상기 제1 물질층은 절연층은 절연물, 예컨대 HTO, BPSG등과 같은 산화물이나 SiN등과 같은 산화물 중에서 선택된 어느 하나로 형성한다.In addition, the first material layer may be formed of any one selected from an insulating material, for example, an oxide such as HTO, BPSG, or an oxide such as SiN.
한편, 스페이서 형태의 상기 제2 물질층의 크기에 따라 콘택홀의 크기를 조절할 수 있으며, 상기 제2 물질층은 상기 콘택홀 형성시 식각되는 절연층과 식각선택비를 갖는 물질 예컨대 불순물이 도우프된 다결정실리콘 또는 텅스텐 등으로 형성한다.Meanwhile, the size of the contact hole may be adjusted according to the size of the second material layer in the form of a spacer, and the second material layer may be doped with a material having an etch selectivity with an insulating layer that is etched when the contact hole is formed. It is formed of polycrystalline silicon or tungsten.
상기 콘택홀은 상기 제2 물질층에 의해 셀프얼라인되어 형성되며, 그 형태는 원형이고, 상기 제2 도전층은 상기 콘택홀을 완전히 채우거나 그 일부를 채우도록 형성한다.The contact hole is self-aligned by the second material layer, and has a circular shape, and the second conductive layer is formed to completely fill or partially fill the contact hole.
상기 제1 물질층의 패터닝에 의해 노출된 상기 도전층의 모양은 직사각형인 경우, 그 장축 중간에 날개 모양으로 더 확장되어 그 크기가 장축의 양단보다 더 크게 형성하는 것이 바람직하다.When the shape of the conductive layer exposed by the patterning of the first material layer is rectangular, it is preferable to further expand in the shape of a wing in the middle of the long axis so that the size thereof is larger than both ends of the long axis.
본 발명에 따르면, 셀 커패시터의 스토리지 전극과 콘택홀을 셀프얼라인에 의해 한번의 사진공정을 이용하여 형성함으로써 공정을 단순화시키며, 사진공정의 한계를 극복할 수 있다.According to the present invention, the storage electrode and the contact hole of the cell capacitor are formed by using a single photo process by self-aligning to simplify the process and overcome the limitation of the photo process.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
제5도 내지 제 10도는 본 발명의 일 실시예에 따른 커패시터 형성방법을 설명하기 위해 도시한 공정순서도이다. 여기에서 상기 커패시터는, 3차원적인 스택형 커패시터 구조중에서, 특히, 원통형의 외면 뿐만아니라 내면까지 유효 커패시터 영역으로 이용할 수 있는 원통형 커패시터(Cylindrical Capacitor)를 예로 든다.5 through 10 are flowcharts illustrating a method of forming a capacitor according to an embodiment of the present invention. Herein, the capacitor is an example of a three-dimensional stacked capacitor structure, in particular, a cylindrical capacitor (Cylindrical Capacitor) that can be used as an effective capacitor region from the outer surface as well as the inner surface.
제5도는 반도체 기판(51) 상에 제 1 도전층(57) 및 제1 절연층(59)을 형성하는 단계를 도시한다.5 shows forming the first conductive layer 57 and the first insulating layer 59 on the semiconductor substrate 51.
반도체 기판(51) 상에 소자분리를 위한 필드산화막(도시되지 않음)을 통상의 방법을 이용하여 형성하고, 상기 결과물 상에 절연물, 도전물, 절연물을 차례로 증착하여 게이트 산화막, 게이트 도전층 및 상부절연층으로 구성되는 게이트 전극 패턴(53)을 형성한다. 이어서, 반도체 기판에 상기 게이트전극 패턴(53)을 이온주입 마스크로 사용하여 불순물을 이온주입하여 트랜지스터의 소오스 및 드레인(도시되지 않음)을 형성한다. 계속해서, 상기 결과물 상에 예컨대 고온산화물을 증착한 다음 패터닝하여 상기 게이트 전극 패턴(53) 측벽에 스페이서(55)를 형성한다.A field oxide film (not shown) is formed on the semiconductor substrate 51 using a conventional method, and an insulator, a conductor, and an insulator are sequentially deposited on the resultant to form a gate oxide film, a gate conductive layer, and an upper portion. A gate electrode pattern 53 composed of an insulating layer is formed. Subsequently, an impurity is implanted into the semiconductor substrate using the gate electrode pattern 53 as an ion implantation mask to form a source and a drain (not shown) of the transistor. Subsequently, for example, a high temperature oxide is deposited on the resultant and then patterned to form a spacer 55 on the sidewall of the gate electrode pattern 53.
스페이서(55) 성된 상기 결과물 상에 상기 트랜지스터에 의해 굴곡이 생긴 상기 기판을 평탄화시킬 목적으로 평탄화층(도시되지 않음)을 형성한다. 상기 트랜지스터의 드레인을 노출시키는 콘택홀(도시되지 않음)을 형성하고, 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 비트라인(도시되지 않음)을 형성한다. 비트라인이 형성된 상기 결과물 상에 상기 비트라인과 이후의 공정에서 형성될 스토리지 전극을 절연시키기 위해 절연물을 증착하여 층간절연층(57)을 형성한다.A planarization layer (not shown) is formed on the resultant spacer 55 for the purpose of planarizing the substrate bent by the transistor. A contact hole (not shown) is formed to expose the drain of the transistor, a conductive material is deposited on the resultant, and then patterned to form a bit line (not shown). An interlayer insulating layer 57 is formed by depositing an insulator to insulate the bit line and the storage electrode to be formed in a subsequent process on the resultant bit line.
상기 층간절연층(57) 상에 도전물, 예컨대 불순물이 도우프된 다결정 실리콘을 증착하여 스토리지 전극 형성을 위한 제1 도전층(59)을 형성하고, 상기 제1 도전층(59) 상에 절연물, 예컨대 BPSG를 증착하여 제1 물질층(61)을 형성한다.A first conductive layer 59 for forming a storage electrode is formed by depositing a polycrystalline silicon doped with a conductive material, such as impurities, on the interlayer insulating layer 57, and an insulator on the first conductive layer 59. For example, BPSG is deposited to form the first material layer 61.
제6도는 제1 물질층(61)을 패터닝하여 단계를 도시한다.6 shows the step of patterning the first layer of material 61.
제1 물질층(61)이 형성된 상기 결과물 상에 포토레지스트를 도포한 다음, 콘택홀 형성을 위한 포토레지스트 패턴(63)을 형성한다. 이어서, 상기 포토레지스트 패턴(63)을 식각마스크로 사용하여 상기 제1 물질층(61)을 식각함으로써 상기 제1 도전층(59)의 일부를 노출시킨다.After the photoresist is applied on the resultant material on which the first material layer 61 is formed, a photoresist pattern 63 for forming a contact hole is formed. Subsequently, a portion of the first conductive layer 59 is exposed by etching the first material layer 61 using the photoresist pattern 63 as an etching mask.
제7도는 셀프얼라인을 위한 스페이서(65) 및 콘택홀(h)을 형성하는 단계를 도시한다.7 shows forming spacers 65 and contact holes h for self-alignment.
상기 포토레지스트 패턴(63)을 제거하고 제1 도전층(59)의 일부가 노출된 상기 결과물 상에 상기 콘택홀 형성시 식각되는 절연층과 식각선택비를 갖는 물질, 예컨대 불순물이 도우프된 다결정실리콘 또는 텅스텐 등을 증착한 다음, 건식식각함으로써 상기 제1 물질층(61)의 측벽에 스페이서 형태의 제2 물질층(65)을 형성한다. 이어서, 상기 제2 물질층(65) 및 제1 물질층(61)을 식각마스크로 사용하여 상기 기판(51)상에 적층되어 있는 상기 제1 도전층(59), 층간절연층(57), 및 평탄화층(도시되지 않음)을 식각함으로써 상기 기판(51)의 일부, 예컨대 트랜지스터의 소오스를 노출시키는 콘택홀(h)을 형성한다.A material having an etch selectivity and an insulating layer etched when the contact hole is formed on the resultant from which the photoresist pattern 63 is removed and a portion of the first conductive layer 59 is exposed, for example, a polycrystal doped with impurities After depositing silicon, tungsten, or the like, the second material layer 65 in the form of a spacer is formed on the sidewall of the first material layer 61 by dry etching. Subsequently, the first conductive layer 59 and the interlayer insulating layer 57 stacked on the substrate 51 using the second material layer 65 and the first material layer 61 as an etching mask. And etching a planarization layer (not shown) to form a contact hole h exposing a portion of the substrate 51, for example, a source of a transistor.
여기에서, 상기 콘택홀(h)은 스페이서 형태의 상기 제2 물질층(65)에 의해 셀프얼라인 되어 형성되므로, 원형으로 형성된다/Here, the contact hole (h) is formed in a circle because the self-aligned by the second material layer 65 in the form of a spacer /
제8도는 제2 도전층(67)을 형성하는 단계를 도시한다.8 illustrates forming the second conductive layer 67.
상기 제 1물질층(61)을 제거한 후, 콘택홀(h)이 형성된 상기 결과물 상에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 제2 도전층(67)을 형성한다.After the first material layer 61 is removed, a second conductive layer 67 is formed by depositing a conductive material, for example, polycrystalline silicon doped with impurities, on the resultant in which the contact hole h is formed.
여기에서, 상기 제2 도전층(67)은 상기 제1 도전층(59)과 마찬가지로 스토리지 전극으로 사용하기 위해 형성하며, 상기 콘택홀을 채우거나, 중간 정도까지만 채우도록 형성할 수 있다.The second conductive layer 67 may be formed to be used as a storage electrode similarly to the first conductive layer 59, and may be formed to fill the contact hole or only to a medium level.
제9도는 상기 제2 물질층(65)의 측벽에 스페이서(69)를 형성하는 단계를 도시한다.9 illustrates forming spacers 69 on sidewalls of the second material layer 65.
상기 제2 도전층(67)을 이방성식각하여 상기 제2 물질층(65)의 측벽에 스페이서(69)를 형성한다. 이때, 오버-에치를 실시하여 상기 제1 도전층(59)의 일부도 식각한다. 따라서 상기 콘택홀의 내벽 및 상기 물질층 외벽에 도전물로 된 스페이서(69)가 형성됨에 따라 두 개의 원통형 스토리지 전극을 갖는 이중 원통형 스토리지 전극이 형성된다.The second conductive layer 67 is anisotropically etched to form spacers 69 on sidewalls of the second material layer 65. At this time, a part of the first conductive layer 59 is also etched by performing over-etching. Accordingly, as the spacer 69 made of a conductive material is formed on the inner wall of the contact hole and the outer wall of the material layer, a double cylindrical storage electrode having two cylindrical storage electrodes is formed.
제10도는 스토리지 전극(71)을 완성하는 단계를 도시한다.10 illustrates the step of completing the storage electrode 71.
상기 제2 물질층(65)를 제거함으로써 두 개의 원통형 스토리지 전극을 갖는 이중 원통형 스토리지 전극(71)을 완성한다.By removing the second material layer 65, a double cylindrical storage electrode 71 having two cylindrical storage electrodes is completed.
제11도는 본 발명의 일 실시예에 따른 스토리지 전극 및 콘택홀만을 간략히 도시한 레이아웃도이다.11 is a layout diagram schematically illustrating only a storage electrode and a contact hole according to an exemplary embodiment of the present invention.
제5도 내지 제11도를 참조하면, 참조부호 100은 상기 제1 물질층(61)을 패터닝하기 위한 마스크 패턴을 나타내며, 110은 패터닝된 상기 제1 물질층(61)의 측벽에 형성된 스페이서 형태의 제2 물질층에 의해 셀프얼라인되어 형성된 원통형의 콘택홀을 나타내며, 120은 스페이서 형태의 상기 제2 물질층(65)의 측벽에 형성된 스토리지 전극에 사용되는 스페이서(69)를 각각 나타낸다.5 to 11, reference numeral 100 denotes a mask pattern for patterning the first material layer 61, and 110 denotes a spacer formed on sidewalls of the patterned first material layer 61. A cylindrical contact hole is formed by self-aligning by the second material layer of (120), and 120 represents a spacer 69 used for the storage electrode formed on the sidewall of the second material layer 65 in the form of a spacer.
상술한 바와 같이 본 발명에 따르면, 스토리지 전극 및 콘택홀 형성을 한번의 사진 공정을 통하여 형성하기 때문에 공정을 단순화시켜 제조경비를 절감할 수 있다. 뿐만 아니라, 스페이서 형태의 상기 제2 물질층에 의해 콘택홀을 셀프얼라인 방법으로 형성할 수 있으므로 스페이서의 크기를 조절하여 콘택 사이즈의 조절이 가능하다. 따라서 콘택홀 형성시 사진 공정의 한계를 극복할 수 있다.As described above, according to the present invention, since the storage electrode and the contact hole are formed through one photo process, the manufacturing cost can be reduced by simplifying the process. In addition, since the contact hole may be formed by the second material layer in the form of a spacer by a self-aligning method, the contact size may be adjusted by adjusting the size of the spacer. Therefore, the limitation of the photo process can be overcome when forming the contact hole.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950025263A KR100189971B1 (en) | 1995-08-17 | 1995-08-17 | Fabrication method of semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| KR970013380A KR970013380A (en) | 1997-03-29 |
| KR100189971B1 true KR100189971B1 (en) | 1999-06-01 |
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Family Applications (1)
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1995
- 1995-08-17 KR KR1019950025263A patent/KR100189971B1/en not_active IP Right Cessation
Also Published As
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| KR970013380A (en) | 1997-03-29 |
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