KR100188123B1 - Sram device with selectable i/o data length - Google Patents
Sram device with selectable i/o data length Download PDFInfo
- Publication number
- KR100188123B1 KR100188123B1 KR1019960023814A KR19960023814A KR100188123B1 KR 100188123 B1 KR100188123 B1 KR 100188123B1 KR 1019960023814 A KR1019960023814 A KR 1019960023814A KR 19960023814 A KR19960023814 A KR 19960023814A KR 100188123 B1 KR100188123 B1 KR 100188123B1
- Authority
- KR
- South Korea
- Prior art keywords
- byte
- selection signal
- address
- signal
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Abstract
이 발명은 스태틱 램(SRAM : Static Random Access Memory) 장치에 관한 것으로서, 바이트/워드 선택신호와 어드레스의 최상위 비트를 입력하여 두 입력신호의 상태에 따라 상위 바이트 선택신호 및 하위 바이트 선택신호를 생성하는 모드 선택회로; 각 어드레스에 대응하여 바이트 단위로 데이타를 저장하는 두개의 셀 어레이 수단; 상기 두 셀 어레이 수단이 공유할 수 있도록 연결되며, 입력되는 어드레스에 대응하여 각 셀 어레이 수단의 열방향 라인을 선택하는 열방향 디코딩 수단; 각각은 상기 하위 바이트 선택신호와 상위 바이트 선택신호 중 하나와 어드레스를 입력하며, 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호가 인에이블되면 대응하는 셀 어레이 수단의 행방향 라인을 선택하는 두개의 행방향 디코딩 수단; 및 각각은 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호를 입력하도록 연결되며, 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호가 인에이블될 때 대응하는 셀 어레이 수단으로의 데이타 입력 또는 출력을 제어하는 두개의 입출력 제어기로 구성되어, 입출력 데이타의 비트 길이가 외부 제어신호에 의해 워드(word) 또는 바이트(byte) 단위로 선택 가능하도록 한다.[0001] The present invention relates to a static random access memory (SRAM) device, which receives a byte / word select signal and a most significant bit of an address to generate an upper byte select signal and a lower byte select signal according to the states of two input signals A mode selection circuit; Two cell array means for storing data in units of bytes corresponding to each address; Column direction decoding means connected to the two cell array means so as to be able to share and selecting a column directional line of each cell array means corresponding to an input address; Each of which inputs one of the lower byte selection signal and upper byte selection signal and an address, and when the lower byte selection signal or upper byte selection signal is enabled, Decoding means; Each of which is connected to input the lower byte selection signal or upper byte selection signal and which controls data input or output to the corresponding cell array means when the lower byte selection signal or upper byte selection signal is enabled And an input / output controller, so that the bit length of the input / output data can be selected by a word or byte unit by an external control signal.
Description
제1도는 이 발명의 실시예에 따른 스태틱 램 장치의 구성도.FIG. 1 is a block diagram of a static ram device according to an embodiment of the present invention; FIG.
제2도는 상기 제1도의 스태틱 램을 상세하게 도시한 구성도이다.FIG. 2 is a configuration diagram showing the static RAM of FIG. 1 in detail.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 스태틱 램 2 : 블록 디코더1: Static RAM 2: Block decoder
3 : 모드 선택회로 110, 112, 114, 116 : 셀 어레이3: mode selection circuit 110, 112, 114, 116 cell array
120, 122, 124, 126 : 행방향 디코더 130, 132 : 열방향 디코더120, 122, 124, 126: row direction decoder 130, 132: column direction decoder
134, 136 : 프리 디코더 140, 142 : 입출력 제어기134, 136: predecoder 140, 142: input / output controller
151 ∼ 154 : 낸드 게이트151 to 154: NAND gate
이 발명은 스태틱 램(SRAM : Static Random Access Memory) 장치에 관한 것으로서, 더욱 상세하게 말하자면 입출력 데이타의 비트 길이가 외부 제어신호에 의해 워드(word) 또는 바이트(byte) 단위로 선택 가능한 스태틱 램 장치에 관한 것이다.The present invention relates to a static random access memory (SRAM) device, and more particularly, to a static random access memory (SRAM) device in which bit lengths of input / output data are selectable by a word or byte unit by an external control signal .
스태틱 램은 소규모의 기억용량이 필요한 메모리 회로 또는 시스템에 주로 사용되고 있다.Static RAM is mainly used in a memory circuit or system requiring a small storage capacity.
스태틱 램에서 데이타의 입출력 단위는 메모리 용량에 따라 미리 결정된 길이이다. 예를 들어, 스태틱 램의 메모리 용량이 8kb이면, 1024(=210)×8비트로 구현될 수 있다. 이 경우에는 10개의 어드레스 라인(address line)이 필요하고, 데이타의 입출력 단위가 8비트 즉, 1바이트이다.The input / output unit of data in the static RAM is a predetermined length according to the memory capacity. For example, if the memory capacity of the static RAM is 8kb, 1024 (= 2 10 ) x 8 bits can be implemented. In this case, ten address lines are required, and the input / output unit of the data is eight bits, that is, one byte.
그런데, 상기와 같은 종래의 스태틱 램에서 입출력 데이타의 길이는 하드웨어 설계에 따라 미리 고정되는 값이며, 외부 시스템에서는 램을 억세스(access)하는 데이타 길이의 변경이 불가능하다. 만약, 외부 시스템에서 램 데이타 길이와 다른 비트수를 가지는 데이타가 처리되도록 하려면, 외부 시스템에 램을 억세스하기 위하여 별도의 비트수 병합 또는 분리를 위한 회로를 구비해야 한다.In the conventional static RAM, the length of the input / output data is fixed in advance according to the hardware design. In the external system, it is impossible to change the data length for accessing the RAM. If an external system needs to process data with a bit number different from the RAM data length, a separate circuit for merging or separating bits must be provided in order to access the RAM in the external system.
특히, 외부 시스템에서는 바이트 단위 또는 워드 단위로 데이타 처리가 필요한 경우가 많으므로, 종래의 스태틱 램에 입출력 데이타의 길이를 바이트 또는 워드 단위로 변경할 수 있는 기능이 부가될 것이 요청되고 있다.Particularly, in an external system, data processing is often required in units of bytes or words. Therefore, a conventional static RAM is required to have a function of changing the length of input / output data in units of bytes or words.
이 발명은 상기와 같은 종래의 기술적 배경하에 도출된 것으로서, 바이트 단위로 데이타의 입출력이 가능한 적어도 둘 이상의 셀 어레이를 구비하고, 외부에서 제공되는 바이트/워드 선택신호에 따라 하나 또는 두개의 셀 어레이를 선택적으로 억세스 함으로써 바이트 또는 워드 단위로 데이타의 입출력이 가능하도록 하는 스태틱 램 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned technical background, and it is an object of the present invention to provide a semiconductor memory device having at least two or more cell arrays capable of inputting and outputting data in units of bytes, And enabling data input / output in units of bytes or words by selectively accessing the static random access memory.
상기한 목적을 달성하기 위한 기술적 수단으로써, 이 발명에 따른 스태틱 램 장치는, 바이트/워드 선택신호와 어드레스의 최상위 비트를 입력하여 두 입력신호의 상태에 따라 상위 바이트 선택신호 및 하위 바이트 선택신호를 생성하며, 상기 바이트/워드 선택신호로부터 바이트 모드일 경우에는 상기 두 바이트 선택신호 중 어드레스의 최상위 비트의 상태에 따라 결정되는 어느 하나가 인에이블되고, 워드 모드일 경우에는 상기 두 바이트 선택신호가 모두 인에이블되는 모드 선택회로; 다수의 행방향 라인과 열방향 라인을 가지며, 바이트 단위로 데이타를 저장하는 두개의 셀 어레이 수단; 상기 두 셀 어레이 수단이 공유할 수 있도록 연결되며, 입력되는 어드레스에 대응하여 각 셀 어레이 수단의 열방향 라인을 선택하는 열방향 디코딩 수단; 각각은 상기 하위 바이트 선택신호와 상위 바이트 선택신호 중 하나와 어드레스를 입력하고, 각각의 출력단은 상기 두 셀 어레이 수단 중 대응하는 하나에 연결되며, 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호가 인에이블되면 대응하는 셀 어레이 수단의 행방향 라인을 선택하는 두개의 행방향 디코딩 수단;및 각각은 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호를 입력함과 동시에 상기 두 셀 어레이 수단 중 하나와 바이트 단위로 데이타를 입출력하도록 연결되며, 상기 하위 바이트 선택신호 또는 상위 바이트 선택신호가 인에이블될 때 대응하는 셀 어레이 수단의 데이타 입력 또는 출력을 제어하는 두개의 입출력 제어기를 포함한다.According to an aspect of the present invention, there is provided a static random access memory device including a byte / word select signal and a most significant bit of an address and outputting an upper byte select signal and a lower byte select signal, In the case of the byte mode from the byte / word select signal, one of the two byte selection signals determined in accordance with the state of the most significant bit of the address is enabled. In case of the word mode, A mode selection circuit enabled; Two cell array means having a plurality of row directional and column directional lines and storing data in units of bytes; Column direction decoding means connected to the two cell array means so as to be able to share and selecting a column directional line of each cell array means corresponding to an input address; Each of which is connected to a corresponding one of the two cell array means and the lower byte selection signal or the upper byte selection signal is enabled Directional decoding means for selecting the row directional lines of the corresponding cell array means and each of the row direction decoding means for inputting the lower byte selection signal or upper byte selection signal, And two input / output controllers which control data input or output of the corresponding cell array means when the lower byte selection signal or upper byte selection signal is enabled.
상기한 이 발명의 구성에 따르면, 바이트/워드 선택신호와 어드레스의 최상위 비트에 따라 상기 모드 선택회로에서 하위 바이트 선택신호와 상위 바이트 선택신호의 인에이블 상태가 결정된다.According to the above configuration of the present invention, the enable state of the lower byte selection signal and upper byte selection signal is determined by the mode selection circuit in accordance with the most significant bit of the byte / word selection signal and the address.
하위 바이트 선택신호의 인에이블은 대응하는 하나의 행방향 디코딩 수단과 하나의 입출력 제어기를 구동시키며, 상위 바이트 선택신호의 인에이블은 상위 바이트 선택신호와 관련된 나머지 행방향 디코딩 수단과 입출력 제어기를 구동시킨다.The enable of the lower byte select signal drives the corresponding one row direction decoding means and one input / output controller, and the enable of the upper byte select signal drives the remaining row direction decoding means and the input / output controller associated with the upper byte select signal .
따라서, 워드 모드에서는 하위 바이트 선택신호와 상위 바이트 선택신호가 모두 인에이블되고, 이로 인해 두 셀 어레이 수단이 모두 데이타의 억세스가 가능해지므로, 워드 단위로 데이타의 입출력이 이루어진다.Therefore, in the word mode, both the lower byte selection signal and the upper byte selection signal are enabled, and both of the two cell array means can access the data, so that data input / output is performed word by word.
반면, 바이트 모드에서는 하위 바이트 선택신호와 상위 바이트 선택신호 중 하나만 인에이블되고, 그에 대응하는 하나의 셀 어레이 수단만 데이타의 억세스가 가능해지므로, 바이트 단위로 데이타의 입출력이 이루어진다.On the other hand, in the byte mode, only one of the lower byte selection signal and the upper byte selection signal is enabled, and only one cell array unit corresponding thereto is enabled to access the data, so that data input / output is performed byte by byte.
결과적으로, 이 발명에 따른 스태틱 램 장치는 외부 제어에 의한 바이트/워드 선택신호와 어드레스의 최상위 비트 상태에 따라 바이트 모드 또는 워드 모드로 동작할 수 있다.As a result, the static RAM device according to the present invention can operate in the byte mode or the word mode according to the byte / word selection signal by the external control and the most significant bit state of the address.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 이 발명의 실시예에 따른 스태틱 램 장치의 구성도이고, 제2도는 상기 제1도의 스태틱 램을 상세하게 도시한 구성도이다.FIG. 1 is a configuration diagram of a static ram device according to an embodiment of the present invention, FIG. 2 is a configuration diagram showing the static RAM of FIG. 1 in detail.
먼저, 제1도 및 제2도를 참조하여 이 발명의 실시예에 따른 스태틱 램 장치의 구성을 설명한다.First, the configuration of a static RAM device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.
제1도에 도시된 바와 같이, 이 발명의 실시예에 따른 스태틱 램 장치는, 스태틱 램(1), 블록 디코더(2) 및 모드 선택회로(3)로 구성된다.As shown in FIG. 1, the static RAM device according to the embodiment of the present invention comprises a static RAM 1, a block decoder 2, and a mode selection circuit 3.
상기 스태틱 램(1)은 어드레스(ADDR), 클럭신호(CLK), 리드 인에이블 신호(RE), 라이트 인에이블 신호(WE), 상위 블록 선택신호(HIGH BLOCK), 하위 블록 선택신호(LOW BLOCK), 프리차지 신호(PRECHARGE), 입출력 데이타(IN/OUT), 상위 바이트 선택신호(HIGH BYTE) 및 하위 바이트 선택신호(LOW BYTE)를 위한 단자를 가진다.The static RAM 1 receives an address ADDR, a clock signal CLK, a read enable signal RE, a write enable signal WE, an upper block selection signal HIGH BLOCK, a lower block selection signal LOW BLOCK ), A precharge signal (PRECHARGE), input / output data (IN / OUT), an upper byte selection signal (HIGH BYTE) and a lower byte selection signal (LOW BYTE).
블록 디코더(2)는 어드레스(ADDR)를 입력하여 상, 하위 블록 선택신호(HIGH BLOCK, LOW BLOCK)를 출력한다. 하나의 셀 어레이가 모든 어드레스를 커버하지 못하고, 둘 이상의 셀 어레이가 어드레스를 분할할때, 블록 디코더(2)는 현재의 어드레스에 대응하는 블록을 선택하기 위한 것이다. 이 발명은 어드레스를 두개의 블록으로 분할한 경우이며, 제1도에 도시된 바와 같이 두개의 블록 선택신호(HIGH BLOCK, LOW BLOCK)가 사용되고 있다. 상기와 같은 블록 선택신호는 어드레스의 미리 지정된 비트들을 조합하여 생성될 수 있으며, 그의 갯수는 모든 어드레스를 몇개의 블록으로 분할하느냐에 달려 있다.The block decoder 2 receives the address ADDR and outputs upper and lower block selection signals (HIGH BLOCK, LOW BLOCK). When one cell array does not cover all the addresses, and when two or more cell arrays divide the address, the block decoder 2 selects the block corresponding to the current address. In this case, the address is divided into two blocks. As shown in FIG. 1, two block selection signals (HIGH BLOCK, LOW BLOCK) are used. Such a block select signal may be generated by combining predetermined bits of an address, and the number of blocks may depend on how many blocks the entire address is divided into.
모드 선택회로(3)는 4개의 낸드 게이트(31, 32, 33, 34)로 구성된다. 낸드 게이트(31)는 어드레스의 최상위 비트(ADDR MSB)와 바이트/워드 선택신호(B/W)를 입력하며, 낸드 게이트(32)는 어드레스의 최상위 비트의 반전비트(/ADDR MSB)와 바이트/워드 선택신호(B/W)를 입력하며, 낸드 게이트(33)는 상기 낸드 게이트(31)의 출력신호와 바이트/워드 선택신호(B/W)를 입력하며, 낸드 게이트(34)는 상기 낸드 게이트(32)의 출력신호와 바이트/워드 선택신호(B/W)를 입력한다. 낸드 게이트(33, 34)의 출력신호는 각각 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)로서 스태틱 램(1)에 제공된다.The mode selection circuit 3 is composed of four NAND gates 31, 32, 33, The NAND gate 31 receives the most significant bit ADDR MSB of the address and the byte / word select signal B / W and the NAND gate 32 multiplies the inverted bit / ADDR MSB of the most significant bit of the address and the byte / Word select signal B / W, and the NAND gate 33 receives the output signal of the NAND gate 31 and the byte / word select signal B / W. The NAND gate 34 receives the NAND gate 33, The output signal of the gate 32 and the byte / word select signal B / W. The output signals of the NAND gates 33 and 34 are provided to the static RAM 1 as upper and lower byte select signals (HIGH BYTE and LOW BYTE), respectively.
제2도를 참조하면, 상기 제1도의 스태틱 램(1)의 세부 구성이 도시되어 있다.Referring to FIG. 2, the detailed configuration of the static RAM 1 of FIG. 1 is shown.
제2도에 도시된 바와 같이, 스태틱 램(1)은 4개의 셀 어레이(110, 112, 114, 116), 각 셀 어레이(110, 112, 114, 116)에 연결되는 4개의 행방향 디코더(120, 122, 124, 126), 두 셀 어레이(110, 112) 및 두 셀 어레이(114, 116)마다 하나씩 연결되는 두 열방향 디코더(130, 132), 두 셀 어레이(110, 114) 및 (112, 116)마다 하나씩 연결되는 두 입출력 제어기(140, 142), 두 열방향 디코더(130, 132)에 각각 연결되는 프리 디코더(134, 136) 및 각 행방향 디코더(120, 122, 124, 126)에 차례로 연결되는 4개의 낸드 게이트(151, 152, 153, 154) 및 4개의 반전기로 구성된다.2, the static RAM 1 includes four cell arrays 110, 112, 114, and 116, four row direction decoders connected to each cell array 110, 112, 114, Two columnar decoders 130 and 132 and two cell arrays 110 and 114 connected to the two cell arrays 110 and 112 and the two cell arrays 114 and 116, Two pre-decoders 134 and 136 connected to the two column direction decoders 130 and 132 and two row direction decoders 120, 122, 124 and 126, respectively, connected to the input / , Four NAND gates 151, 152, 153, and 154, and four inverters.
상기 각 셀 어레이(110, 112, 114, 116)는 하나의 어드레스에 8비트 데이타를 저장하는 것으로 가정하지만, 이 발명의 기술적 범위는 여기에 한정되지 않는다.Although it is assumed that each cell array 110, 112, 114, and 116 stores 8-bit data in one address, the technical scope of the present invention is not limited thereto.
두 셀 어레이(110, 114)는 입출력 데이타의 하위 바이트를 저장하며, 두 셀 어레이(112,116)는 상위 바이트를 저장한다.Two cell arrays 110 and 114 store lower bytes of input / output data, and two cell arrays 112 and 116 store upper bytes.
또한, 두 셀 어레이(110, 112)는 하위 블록의 어드레스에 대응하는 데이타를 저장하며, 두 셀 어레이(114, 116)는 상위 블록의 어드레스에 대응하는 데이타를 저장한다.The two cell arrays 110 and 112 store data corresponding to the address of the lower block, and the two cell arrays 114 and 116 store data corresponding to the address of the upper block.
낸드 게이트(151)는 하위 바이트 선택신호(LOW BYTE)와 반전된 하위 블록 선택신호(/LOW BLOCK)를 입력하며, 낸드 게이트(152)는 하위 바이트 선택신호(LOW BYTE)와 반전된 상위 블록 선택신호(/HIGH BLOCK)를 입력하며, 낸드 게이트(153)는 상위 바이트 선택신호(HIGH BYTE)와 반전된 하위 블록 선택신호(/LOW BLOCK)를 입력하며, 낸드 게이트(154)는 상위 바이트 선택신호(HIGH BYTE)와 반전된 상위 블록 선택신호(/HIGH BLOCK)를 입력한다.The NAND gate 151 receives the lower byte selection signal LOW BYTE and the inverted lower block selection signal / LOW BLOCK and the NAND gate 152 outputs the lower byte selection signal LOW BYTE and the inverted upper block selection signal / The NAND gate 153 receives the high byte selection signal HIGH BYTE and the inverted lower block selection signal / LOW BLOCK and the NAND gate 154 receives the high byte selection signal HIGH, (HIGH BYTE) and an inverted upper block selection signal (/ HIGH BLOCK).
각 행방향 디코더(120, 122, 124, 126)는 대응하는 낸드 게이트의 출력단에 연결된 반전기의 출력신호와 어드레스(ADDR)를 입력하며, 대응하는 셀 어레이와 다수의 행방향 라인으로 연결되어 있다.Each of the row direction decoders 120, 122, 124, and 126 receives an inverted output signal and an address ADDR connected to an output terminal of the corresponding NAND gate and is connected to a corresponding cell array by a plurality of row direction lines .
각 프리 디코더(134, 136)는 어드레스(ADDR)를 입력하여 대응하는 열방향 디코더에 앞서 소정의 디코딩 동작을 수행한다.Each of the pre-decoders 134 and 136 inputs an address ADDR to perform a predetermined decoding operation prior to the corresponding column direction decoder.
입출력 제어기(140)는 프리차지신호(PRECHARGE)와 하위 바이트 선택신호(LOW BYTE)를 입력하며, 두 셀 어레이(110, 114)를 공유하도록 연결되며, 하위 바이트 입출력 데이타(IN/OUT7:0)를 입력 또는 출력한다.The input / output controller 140 receives the precharge signal PRECHARGE and the low byte select signal LOW BYTE and is connected to share the two cell arrays 110 and 114. The low byte input / output data IN / OUT7: ≪ / RTI >
입출력 제어기(142)는 프리차지신호(PRECHARGE)와 상위 바이트 선택신호(HIGH BYTE)를 입력하며, 두 셀 어레이(112, 116)를 공유하도록 연결되며, 상위 바이트 입출력 데이타(IN/OUT15:8)를 입력 또는 출력한다.The input / output controller 142 receives the precharge signal PRECHARGE and the high byte select signal HIGH BYTE and is connected to share the two cell arrays 112 and 116. The high byte input / output data IN / ≪ / RTI >
다음으로, 상기와 같은 구성을 참조하여 이 발명의 실시예에 따른 스태틱 램 장치의 동작을 설명한다.Next, the operation of the static RAM device according to the embodiment of the present invention will be described with reference to the above-described configuration.
소정의 전원이 공급되면 회로의 동작이 시작되며, 어드레스(ADDR), 클럭신호(CLK), 리드 인에이블 신호(RE), 라이트 인에이블 신호(WE), 프리차지신호(PRECHARGE), 입출력 데이타(IN/OUT) 및 바이트/워드 선택신호(B/W)가 제1도에 도시된 바와 같이 입력된다.When a predetermined power is supplied, the operation of the circuit is started and the address ADDR, the clock signal CLK, the read enable signal RE, the write enable signal WE, the precharge signal PRECHARGE, IN / OUT and a byte / word select signal B / W are input as shown in FIG.
블록 디코더(2)는 어드레스(ADDR)를 입력하여 그 상태에 대응하는 블록 선택신호를 생성한다. 즉, 현재의 어드레스 상태가 하위 블록에 해당하면, 하위 블록 선택신호(LOW BLOCK)가 인에이블되도록 하고, 현재의 어드레스 상태가 상위 블록에 해당하면, 상위 블록 선택신호(HIGH BLOCK)가 인에이블되도록 한다. 이때, 어드레스(ADDR)의 소정 비트를 미리 지정하고, 그 상태를 이용하여 현재의 어드레스가 어느 블록에 해당하는지 판단할 수 있다. 이렇게 얻어진 블록 선택신호(HIGH BLOCK, LOW BLOCK)는 스태틱 램(1)에 제공된다.The block decoder 2 receives the address ADDR and generates a block selection signal corresponding to the state. That is, if the current address state corresponds to the lower block, the lower block selection signal LOW BLOCK is enabled, and if the current address state corresponds to the upper block, the upper block selection signal HIGH BLOCK is enabled do. At this time, a predetermined bit of the address ADDR can be specified in advance, and it can be determined which block the current address corresponds to using the state. The thus obtained block selection signals (HIGH BLOCK, LOW BLOCK) are provided to the static RAM 1.
모드 선택회로(3)는 바이트/워드 선택신호(B/W), 어드레스 최상위 비트와 그의 반전비트를 이용하여 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)를 생성한다.The mode selection circuit 3 generates upper and lower byte selection signals (HIGH BYTE and LOW BYTE) by using the byte / word selection signal (B / W), the address most significant bit and its inverted bit.
바이트/워드 선택신호(B/W)의 로우레벨(L)은 워드 모드로서, 어드레스의 최상위 비트(ADDR MSB)와 그의 반전비트(/ADDR MSB)에 관계없이 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)가 모두 인에이블된다. 즉, 바이트/워드 선택신호(B/W)가 로우레벨이면, 낸드 게이트(31, 32)의 출력은 항상 하이레벨이며, 이로 인해 두 낸드 게이트(33, 34)의 출력도 모두 하이 레벨이다.The low level (L) of the byte / word select signal B / W is a word mode in which the upper and lower byte selection signals HIGH BYTE (ADDR MSB) and ADDR MSB , LOW BYTE) are all enabled. That is, when the byte / word select signal B / W is at the low level, the outputs of the NAND gates 31 and 32 are always at the high level, and the outputs of the two NAND gates 33 and 34 are all at the high level.
바이트/워드 선택신호(B/W)의 하이레벨(H)은 바이트 모드로서, 이 경우에는 어드레스 최상위 비트(ADDR MSB)의 상태에 따라 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)가 결정된다. 즉, 어드레스 최상위 비트(ADDR MSB)가 하이레벨(H)일 경우에는 낸드 게이트(31)의 출력이 로우레벨이 되고, 낸드 게이트(31)의 두 입력이 로우(L), 하이(H)가 되므로 그의 출력은 하이레벨(H)이 된다. 따라서, 상위 바이트 선택신호(HIGH BYTE)는 하이레벨(H)이 된다. 마찬가지 방식으로, 어드레스 최상위 비트(ADDR MSB)가 로우레벨(L) 즉, 어드레스 최상위 비트의 반전비트(/ADDR MSB)가 하이레벨(H)일 경우에는 하위 바이트 선택신호(LOW BYTE)가 하이레벨(H)이 된다.The high level H of the byte / word select signal B / W is a byte mode. In this case, the upper and lower byte select signals HIGH BYTE and LOW BYTE are determined according to the state of the address most significant bit ADDR MSB do. That is, when the address most significant bit (ADDR MSB) is at the high level (H), the output of the NAND gate 31 becomes low level and the two inputs of the NAND gate 31 are low So that its output becomes high level (H). Therefore, the upper byte selection signal HIGH BYTE becomes high level (H). Similarly, when the address most significant bit ADDR MSB is at the low level L, that is, when the inverted bit / ADDR MSB of the address most significant bit is at the high level H, the low byte selection signal LOW BYTE is at the high level (H).
다음으로, 상기와 같이 생성되는 상, 하위 블록 선택신호(HIGH BLOCK)와 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)를 이용하여 스태틱 램(1)의 내부 동작을 설명한다.Next, the internal operation of the static RAM 1 will be described using the upper and lower block selection signals (HIGH BLOCK) and the upper and lower byte selection signals (HIGH BYTE and LOW BYTE) generated as described above.
제2도에 도시된 바와 같이, 각 낸드 게이트(151, 152, 153, 154)의 입력은 하나의 바이트 선택신호와 하나의 블록 선택신호이고, 바이트 선택신호가 액티브 하이(active high)이고 블록 선택신호가 액티브 로우(active low)이므로, 입력되는 바이트 선택신호가 하이레벨이고 블록 선택신호가 로우레벨이면 낸드 게이트가 대응하는 행방향 디코더를 인에이블시킨다.As shown in FIG. 2, the input of each NAND gate 151, 152, 153, 154 is one byte select signal and one block select signal, the byte select signal is active high, Since the signal is active low, if the byte select signal to be input is high level and the block select signal is low level, the NAND gate enables the corresponding row direction decoder.
예를 들어, 하위 바이트 선택신호(LOW BYTE)가 하이 레벨(H)이고 하위 블록 선택신호(LOW BLOCK)가 로우레벨이면 낸드 게이트(151)의 출력은 로우레벨이 되고, 낸드 게이트(151)의 출력단에는 반전기가 연결되어 있으므로, 행방향 디코더(120)에는 하이레벨이 입력된다. 따라서, 행방향 디코더(120)는 출력 인에이블 상태가 된다.For example, when the low byte selection signal LOW BYTE is high and the low block selection signal LOW BLOCK is low level, the output of the NAND gate 151 becomes low level, Since the inverting unit is connected to the output terminal, a high level is input to the row direction decoder 120. Therefore, the row direction decoder 120 becomes the output enable state.
먼저, 데이타 리드(read) 또는 라이트(write) 동작이 있기 전에 프리차지신호(PRECHARGE)가 인에이블되어 각 셀 어레이(110, 112, 114, 116) 내의 비트라인들이 충전된다.First, the precharge signal PRECHARGE is enabled before a data read or a write operation, so that the bit lines in each cell array 110, 112, 114, and 116 are charged.
다음으로, 리드 또는 라이트를 수행하기 위한 어드레스가 생성되며, 전술한 바와 같이, 바이트 선택신호(HIGH BYTE, LOW BYTE)와 블록 선택신호(HIGH BLOCK, LOW BLOCK)가 생성된다.Next, an address for performing a read or a write is generated, and byte select signals (HIGH BYTE, LOW BYTE) and block select signals (HIGH BLOCK, LOW BLOCK) are generated as described above.
바이트/워드 선택신호(B/W)에 의해 바이트 모드가 선택되면, 두 바이트 선택신호(HIGH BYTE, LOW BYTE) 중 하나가 인에이블되며, 현재의 어드레스(ADDR) 상태에 따라 두 블록 선택신호(HIGH BLOCK, LOW BLOCK) 중 하나가 인에이블된다. 이에 따라, 4개의 행방향 디코더(120, 122, 124, 126) 중 하나가 출력 인에이블 상태가 되며, 어드레스(ADDR)를 디코딩하여 대응하는 셀 어레이의 행방향 라인을 선택한다. 또한, 두 바이트 선택신호(HIGH BYTE, LOW BYTE) 중 하나가 인에이블됨으로써 두 입출력 제어기(140, 142) 중 대응하는 하나가 출력 인에이블 상태로 된다.When the byte mode is selected by the byte / word select signal (B / W), one of the two byte select signals (HIGH BYTE and LOW BYTE) is enabled and the two block select signals HIGH BLOCK, LOW BLOCK) is enabled. Thus, one of the four row direction decoders 120, 122, 124, and 126 becomes the output enable state, and decodes the address ADDR to select the row direction line of the corresponding cell array. Also, one of the two byte selection signals (HIGH BYTE, LOW BYTE) is enabled, so that the corresponding one of the two input / output controllers 140 and 142 becomes the output enable state.
이때, 프리 디코더는 어드레스(ADDR)를 입력하여 전처리 과정을 수행하며, 열방향 디코더는 대응하는 프리 디코더의 출력을 디코딩하여 해당 셀 어레이의 열방향 라인을 선택한다.At this time, the pre-decoder performs a preprocessing process by inputting the address ADDR, and the column direction decoder decodes the output of the corresponding predecoder to select the column direction line of the corresponding cell array.
결국, 상기와 같이 열방향 디코더와 행방향 디코더에 의해 선택되는 하나의 셀 어레이에 출력 인에이블 상태인 입출력 제어기를 통해 8비트 데이타가 리드 또는 라이트될 수 있다.As a result, the 8-bit data can be read or written through the input / output controller in the output enable state to one cell array selected by the column direction decoder and the row direction decoder as described above.
예를 들어, 바이트/워드 선택신호(B/W)가 하이레벨(H)이고, 하위 바이트 선택신호(LOW BYTE)가 하이레벨(H)이고, 상위 블록 선택신호(HIGH BLOCK)가 로우레벨(L)이면, 행방향 디코더(124)가 인에이블 상태로 된다. 또한, 하이레벨의 하위 바이트 선택신호(LOW BYTE)에 의해 입출력 제어기(140)가 출력 인에이블 상태로 되며, 열방향 디코더(132)와 행방향 디코더(124)에 의해 셀 어레이(114)가 선택된다. 따라서, 8비트의 입출력 데이타(IN/OUT7:0)가 셀 어레이(114)에 라이트되거나, 셀 어레이(114)로부터 리드될 수 있다.For example, when the byte / word selection signal B / W is high level H, the low byte selection signal LOW BYTE is high level H and the high level block selection signal HIGH BLOCK is low level L), the row direction decoder 124 is enabled. The input / output controller 140 is set to the output enable state by the high-level lower byte selection signal LOW BYTE and the cell array 114 is selected by the column direction decoder 132 and the row direction decoder 124 do. Therefore, 8-bit input / output data (IN / OUT7: 0) can be written to the cell array 114 or read from the cell array 114.
다음으로, 바이트/워드 선택신호(B/W)에 의해 워드 모드가 선택되면, 상, 하위 바이트 선택신호(HIGH BYTE, LOW BYTE)가 모두 인에이블된다. 따라서, 두 입출력 제어기(140, 142)가 모두 출력 인에이블 상태로 되며, 현재의 어드레스(ADDR)가 상위 블록 또는 하위 블록인지에 따라 두 행방향 디코더(124, 126) 또는 두 행방향 디코더(120, 122)가 인에이블된다.Next, when the word mode is selected by the byte / word selection signal B / W, the upper and lower byte selection signals (HIGH BYTE and LOW BYTE) are all enabled. Thus, both of the input / output controllers 140 and 142 are set to the output enable state, and the two row direction decoders 124 and 126 or the two row direction decoders 120 , 122 are enabled.
만약, 현재의 어드레스(ADDR)가 상위 블록일 경우에는 상위 블록 선택신호(HIGH BLOCK)가 로우레벨(L)이 되어 두 셀 어레이(114, 116)가 선택된다. 그리고, 셀 어레이(114)에서는 행방향 디코더(124)와 열방향 디코더(132)에 의해 선택되는 셀에 입출력 제어기(140)를 통해 8비트 데이타(IN/OUT7:0)가 라이트 또는 리드되며, 셀 어레이(116)에서는 행방향 디코더(126)와 열방향 디코더(132)에 의해 선택되는 셀에 입출력 제어기(142)를 통해 8비트 데이타(IN/OUT15:8)가 라이트 또는 리드된다. 두 셀 어레이(114, 116)에서의 데이타 리드 또는 라이트 동작은 동시에 수행되므로, 16비트 즉, 워드 단위로 데이타의 입출력이 이루어질 수 있다.If the current address ADDR is the upper block, the upper block select signal HIGH BLOCK becomes low level L to select the two cell arrays 114 and 116. In the cell array 114, 8-bit data (IN / OUT7: 0) is written or read through the input / output controller 140 to cells selected by the row direction decoder 124 and the column direction decoder 132, In the cell array 116, 8-bit data (IN / OUT15: 8) is written or read through the input / output controller 142 to the cell selected by the row direction decoder 126 and the column direction decoder 132. Since the data read or write operation in the two cell arrays 114 and 116 is performed at the same time, data can be input and output in 16 bits, that is, in word units.
한편, 이 발명의 실시예에서는 어드레스 범위를 두개의 블록으로 구분한 스태틱 램이 개시되었지만, 블록으로 구분되지 않거나 둘 이상의 블록으로 구분된 스태틱 램도 상기 실시예에서의 개시 정도에 의거하여 설계될 수 있다. 이 경우에는 셀 어레이의 갯수가 변화한다.In the embodiment of the present invention, a static RAM in which an address range is divided into two blocks is disclosed, but a static RAM, which is not divided into blocks or divided into two or more blocks, may be designed based on the degree of start in the embodiment have. In this case, the number of cell arrays changes.
예를 들어, 블록으로 구분하지 않을 경우에는 제2도에서 두개의 셀 어레이와 두개의 행방향 디코더, 두개의 입출력 제어기와 하나의 열방향 디코더 및 프리 디코더가 필요하다.For example, in case of not dividing into blocks, FIG. 2 requires two cell arrays, two row direction decoders, two input / output controllers, one column direction decoder and a predecoder.
이상에서와 같이 이 발명의 실시예에 따르면, 모드 선택회로와 바이트 단위로 억세스가 가능하도록 구비된 둘 이상의 셀 어레이 및 그의 주변회로를 이용함으로써 바이트 또는 워드 단위의 선택적인 데이타 입출력이 가능한 스태틱 램 장치를 제공할 수 있다.As described above, according to the embodiment of the present invention, by using the mode selection circuit and two or more cell arrays and their peripheral circuits which are provided so as to be accessible on a byte basis, a static RAM device capable of selectively inputting / Can be provided.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023814A KR100188123B1 (en) | 1996-06-26 | 1996-06-26 | Sram device with selectable i/o data length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023814A KR100188123B1 (en) | 1996-06-26 | 1996-06-26 | Sram device with selectable i/o data length |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980004967A KR980004967A (en) | 1998-03-30 |
| KR100188123B1 true KR100188123B1 (en) | 1999-06-01 |
Family
ID=19463476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960023814A KR100188123B1 (en) | 1996-06-26 | 1996-06-26 | Sram device with selectable i/o data length |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100188123B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484161B1 (en) * | 2002-09-13 | 2005-04-19 | 삼성전자주식회사 | Apparatus and method for loading data by word or by byte, and storing data by word |
-
1996
- 1996-06-26 KR KR1019960023814A patent/KR100188123B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484161B1 (en) * | 2002-09-13 | 2005-04-19 | 삼성전자주식회사 | Apparatus and method for loading data by word or by byte, and storing data by word |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980004967A (en) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717901A (en) | Variable depth and width memory device | |
| US5867422A (en) | Computer memory chip with field programmable memory cell arrays (fpmcas), and method of configuring | |
| KR100538883B1 (en) | Semiconductor memory apparatus | |
| EP1259963B1 (en) | Memory device with support for unaligned access | |
| US5812483A (en) | Integrated circuit memory devices including split word lines and predecoders and related methods | |
| US4763302A (en) | Alternatively addressed semiconductor memory array | |
| US5493536A (en) | Dual-port random access memory having memory cell controlled by write data lines and read enable line | |
| US6937515B2 (en) | Semiconductor memory device | |
| KR20030045155A (en) | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method | |
| EP0553788A2 (en) | Semiconductor memory device incorporating redundancy memory cells having parallel test function | |
| KR20000071561A (en) | Semiconductor memory device | |
| JP3018498B2 (en) | Semiconductor storage device | |
| US5265048A (en) | Semiconductor storage device and method of accessing the same | |
| US4744053A (en) | ROM with mask programmable page configuration | |
| JP2004171753A (en) | Semiconductor memory device having structure for making page length convertible, and conversion method of page length therefor | |
| US4975882A (en) | User programmable redundant memory | |
| US7023747B2 (en) | Semiconductor memory device and address conversion circuit | |
| KR100188123B1 (en) | Sram device with selectable i/o data length | |
| US6404693B1 (en) | Integrated circuit memory devices that select sub-array blocks and input/output line pairs based on input/output bandwidth, and methods of controlling same | |
| US6331963B1 (en) | Semiconductor memory device and layout method thereof | |
| US5231603A (en) | Variable page ROM | |
| JPH07282597A (en) | Semiconductor storage device | |
| JPH07114794A (en) | Semiconductor memory | |
| US5546350A (en) | RAM variable size block write | |
| US6826110B2 (en) | Cell circuit for multiport memory using decoder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061221 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |