KR0186022B1 - Manufacturing method of bipolar npn transistor - Google Patents
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Abstract
집적도 및 동작속도를 크게 향상시킬 수 있는 바이폴라 NPN 트랜지스터의 제조방법을 제공하기 위해 p형 기판내에 n+형 메몰층을 형성하기 위한 공정, p형 기판 표면으로부터 n+형 메몰층의 소정 부위까지 p-형 에피택셜층을 성장하기 위한 공정, p-형 에피택셜층중 n+형 메몰층의 양측부위를 소정폭의 산화막을 증착한 후 p+형 이온을 주입하여 p+형 소자격리영역을 형성하기 위한 공정, 상기 n-형 에피택셜층 표면중 n+형 메몰층상의 소정 부위에 p-형 이온을 주입후 확산시켜 p-형 베이스 영역을 형성하기 위한 공정, n-형 에피택셜층의 표면중 상기 p-형 베이스 영역상의 에미터 형성용 소정 부위와 상기 n+형 메몰층상의 콜렉터 형성용 부위에 각각 n+형 이온이 도우프된 폴리실리콘막을 증착하는 공정, 양측 p+형 소자격리영역의 인접한 부위에 p+형 이온이 도우프된 폴리실리콘막을 증착하기 위한 공정, 소정 상태하에서 어닐링을 실시하여 상기 n+형 및 p+형 이온을 확산시켜 n+형 에미터영역과 콜렉터영역 및 p+형 비활성 베이스영역을 형성하기 위한 공정이 차례로 포함된다.A process for forming an n + -type buried layer in a p-type substrate to provide a method for manufacturing a bipolar NPN transistor that can greatly improve the degree of integration and operation speed, and from a p-type substrate surface to a predetermined portion of the n + -type buried layer -type process, p for growing an epitaxial layer - after the both side parts of the type epitaxial layer n + type memol of layers desired deposition width of the oxide film is injected into the p + type ions to form a p + type element isolation region process, the n-to-surface type epitaxial layer-type epitaxial layer surface of the n + type memol p to a predetermined portion of the layer - after injecting type ions diffuse to p-process for forming a type base region, n A process of depositing a polysilicon film doped with n + -type ions in a predetermined portion for forming an emitter on the p − -type base region and a collector-forming portion on the n + -type buried layer, both p + type device isolation regions Adjacent to Region in the p + type ions to help profile the polysilicon subjected to annealing under process, the predetermined condition for depositing a film by diffusing the n + type and p + type ion n + type emitter region and the collector region and the p + type A process for forming an inactive base region is in turn included.
Description
제1도는 종래의 제조공정 단면도.1 is a cross-sectional view of a conventional manufacturing process.
제2도는 본 발명의 제조공정 단면도.2 is a cross-sectional view of the manufacturing process of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : p형 기판 2 : n+형 메몰층1: p-type substrate 2: n + type buried layer
3 : n-형 에피택셜층 4,6,8 : 산화막3: n - type epitaxial layer 4,6,8: oxide film
5 : p-형 베이스영역 7,7a,9,9a : 폴리실리콘막5: p - type base region 7,7a, 9,9a: polysilicon film
10 : n+형 에미터영역 11 : n+형 콜렉터영역10: n + type emitter area 11: n + type collector area
12,12a : p+형 비활성 베이스영역12,12a: p + type inactive base area
본 발명은 바이폴라 NPN 트랜지스터의 제조방법에 관한 것으로, 특히 NPN형 트랜지스터에 적당하도록 한 것이다.The present invention relates to a method of manufacturing a bipolar NPN transistor, and is particularly suitable for NPN transistors.
일반적으로 사용되어온 바이폴라 NPN 트랜지스터의 구조는 접합면에 의해 소자격리를 실시한 SBC(Standard Buried Collector) 구조이었다.The structure of a bipolar NPN transistor that has been generally used is an SBC (Standard Buried Collector) structure in which device isolation is performed by a junction surface.
상기 SBC 구조를 갖는 바이폴라 NPN 트랜지스터의 제조공정을 첨부한 도면 제1도(a) 내지 제1도(h)를 참조하여 설명하면 다음과 같다.The bipolar NPN transistor having the SBC structure will now be described with reference to FIGS. 1A to 1H attached to the accompanying drawings.
먼저, 제1도(a)와 같이 마련된 비저항 ρ=10∼20Ω-cm를 갖는 p형 기판(21) 내에 제1도(b)와 같이 As 이온을 주입 및 확산하여 n+형 메몰층(22)을 형성한 후, 제1도(c)와 같이 p형 기판(21) 표면으로부터 하측으로 n-형 이온주입을 소정두께로 주입한다.First, FIG. 1 (a) provided with a specific resistance ρ = 10~20Ω-cm by the implantation and diffusion of As ions, such as FIG. 1 (b) in the p-type substrate 21 having an n + layer memol (as 22 ), Then n − -type ion implantation is implanted downward from the surface of the p-type substrate 21 as shown in FIG.
그리고 제1도(d)와 같이 n-형 이온 확산 공정을 거쳐 상기 n+형 메몰층(22)까지 n-형 에피택셜층(23)을 형성한 후, n+형 메몰층(22)의 양측 n-형 에피택셜층(23) 부위에 p+형 격리영역(24)을 형성한다.After the n − type epitaxial layer 23 is formed up to the n + type buried layer 22 through the n − type ion diffusion process as shown in FIG. 1 (d), the n + type buried layer 22 is formed. The p + type isolation region 24 is formed at both n − type epitaxial layers 23.
이어 제1도(e)와 같이 n+형 메몰층(22) 상측의 n-형 에피택셜층(23) 표면에 p+형 이온을 주입하여 p+형 베이스 영역(25)을 형성하고, 제1도(f)와 같이 p+형 베이스 영역(25)의 표면중 소정 부위에 n+형 이온을 주입하여 n+형 에미터영역(26)을 형성한다.Following FIG. 1 n + type memol layer 22, the upper side of the n, such as (e) - to form a type epitaxial layer 23, by implanting the p + type ions to the surface of the p + type base region 25, the As shown in Fig. 1 (f), n + type ions are implanted into a predetermined portion of the surface of the p + type base region 25 to form an n + type emitter region 26.
그리고 n+형 메몰층(22) 상측의 p+형 베이스 영역(25)과는 다른 부위에도 n+형 이온을 주입하여 n+형 콜렉터영역(27)을 형성한다.The n + type collector region 27 is formed by implanting n + type ions into a portion different from the p + type base region 25 on the n + type buried layer 22.
그리고 제1도(g)와 같이 표면에 전체적으로 소정 두께의 산화막(28)을 형성하고, 포토/에치 공정을 거쳐 상기 n+형 에미터영역(25)과 p+형 베이스 영역(25) 및 n+형 콜렉터영역(27)의 표면부위중 일부분에 해당하는 산화막(28)을 제거하여 각 콘택부위를 형성한 다음 제1도(h)와 같이 각 콘택트 부위에 에미터와 콜렉터 및 베이스 메탈 전극(29-31)을 형성한다.Then, as shown in FIG. 1 (g), an oxide film 28 having a predetermined thickness is formed on the entire surface, and the n + type emitter region 25 and the p + type base region 25 and n are subjected to a photo / etch process. + Remove the oxide film 28 corresponding to a part of the surface portion of the + type collector region 27 to form each contact portion, and then emitter, collector, and base metal electrode at each contact portion as shown in FIG. 29-31).
그러나 상기 종래 기술에 따르면 다음과 같은 단점이 발생하였다.However, according to the prior art, the following disadvantages occur.
바이폴라 트랜지스터는 소자의 면적을 축소시킬수록 접합용량(Junction capacitance) 및 확산용량(Diffusion capacitance)이 줄어들어 동작속도가 현저하게 빨라지는 현상이 나타난다.As the area of the bipolar transistor decreases, the junction capacitance and diffusion capacitance decrease, resulting in a significantly faster operation speed.
따라서, 고속 및 고집적도를 동시에 만족하는 직접회로를 구현하는데 많은 잇점이 있다.Therefore, there are many advantages in implementing an integrated circuit that simultaneously satisfies high speed and high integration.
그러나 상기 SBC 구조의 바이폴라 트랜지스터는 접합면을 이용하여 소자격리영역을 형성하였으므로 측면 확산 영역(lateral diffusion region) 및 공핍영역(depletion region)이 발생하였다.However, the bipolar transistor of the SBC structure formed a device isolation region using a junction surface, so that a lateral diffusion region and a depletion region occurred.
따라서, 소자의 면적을 축소시키는데는 한계가 있었으며 더불어 소자 자체에 존재하는 용량 성분과 저항 성분을 더 이상 줄일 수가 없었다. 즉 동작속도와 집적도면에서 더 이상 좋은 결과를 얻기가 어려웠다.Therefore, there is a limit to reducing the area of the device, and at the same time, the capacitive and resistive components present in the device itself can no longer be reduced. In other words, it was difficult to get good results in terms of speed and density.
본 발명은 상기 단점을 제거키 위한 것으로 산화막을 이용하여 소자격리영역을 형성하고 폴리실리콘을 이용한 자기정렬(self-alignment)법으로 에미터와 베이스를 형성함으로써 소자의 크기를 줄이고 동작속도 특성을 높일 수 있는 바이폴라 NPN 트랜지스터의 구조 및 제조방법을 제공하는데 그 목적이 있다.The present invention is to eliminate the above disadvantages by forming the device isolation region using the oxide film and to form the emitter and the base by a self-alignment method using polysilicon to reduce the size of the device and improve the operation speed characteristics It is an object of the present invention to provide a structure and a manufacturing method of a bipolar NPN transistor.
상기 목적을 달성하기 위하여 본 발명은 p형 기판내에 n+형 메몰층을 형성한 후 p형 기판상에 n형 이온주입 및 확산공정을 거쳐 상기 n+형 메몰층의 소정 부위까지 n-형 에피택셜층을 형성하는 공정, 상기 n+형 메몰층의 양측 부위의 n-형 에피택셜층에 소정폭의 산화막을 증착하고 이것에 p+형 이온을 주입하여 p+형 소자격리영역을 형성하는 공정, n-형 에피택셜층의 표면중 n+형 메몰층상의 소정 부위에 p-형 이온을 주입하여 p-형 베이스 영역을 형성하기 위한 공정, 표면에 산화막을 증착하고 이것에 포토 에치 공정을 실시하여 상기 p-형 베이스 영역상의 일부분과 n+형 메몰층상의 일부분을 제거하여 이곳들에 각각 에미터 형성 및 콜렉터 형성용 n+형 이온이 도우프된 폴리실리콘막을 증착하기 위한 공정, 다시 표면에 산화막을 증착하고 상기 양측 p+형 소자격리영역에 인접한 소정 부위를 제거한 다음 제거된 부위에 비활성 베이스영역용 p+형 이온이 도우프된 폴리실리콘막을 증착하기 위한 공정, 소정 조건하에서 어닐링 공정을 실시하여 p+형 비활성 베이스영역과 n+형 콜렉터영역을 형성하기 위한 공정이 차례로 포함된다.In order to achieve the above object, the present invention forms an n + -type buried layer in a p-type substrate, and then n - type epi to a predetermined portion of the n + -type buried layer through n-type ion implantation and diffusion processes on the p - type substrate. A process of forming a tactile layer, a process of depositing an oxide film having a predetermined width in an n − type epitaxial layer on both sides of the n + type buried layer and implanting p + type ions into the p + type isolation region to form a p - type base region by implanting p - type ions into a predetermined portion on an n + -type buried layer of the n - type epitaxial layer, depositing an oxide film on the surface, and then performing a photoetch process Removing a portion on the p − type base region and a portion on the n + type buried layer to deposit a polysilicon film doped with n + type ions for emitter formation and collector formation, respectively, on the surface Depositing oxide film Subjected to an annealing process under the both sides of the p + type element isolation step, the predetermined condition for evaporation to remove the predetermined portion adjacent to the region next to the removed region is p + type ions for an inactive base region to help profile the polysilicon film p + type A process for forming an inactive base region and an n + type collector region is in turn included.
본 발명을 일실시예를 나타내는 첨부된 도면 제2도(a)내지 제2도(i)를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings, FIGS. 2 (a) to 2 (i).
먼저, 제2도(a)와 같이 마련된 비저항 ρ=10∼20Ω-cm인 B(Boron)가 도우프된 p형 기판(1)의 내부에 제2도(b)와 같이 As(Arsenic) 이온을 주입한 후 약 1,200℃의 온도하에서 열처리를 실시하여 n+형 메몰층(2)을 형성한다.First, as (Arsenic) ions as shown in FIG. 2 (b) inside the p-type substrate 1 doped with B (Boron) having a specific resistance ρ = 10 to 20 μm-cm prepared as shown in FIG. After the injection, heat treatment is performed at a temperature of about 1,200 ° C. to form an n + type buried layer 2.
이어, 제2도(c)와 같이 상기 p형 기판(1)의 표면에 비저항 ρ=0.2∼0.3Ω-cm인 P(Phosphorous) 이온을 약 1.8±0.2㎛의 두께만큼 주입한 후 열처리를 실시하여 제2도(d)와 같이 상기 n+형 메몰층(2)의 소정 부위까지 확산시킴으로써 n-형 에피택셜층(3)을 성장시킨다.Subsequently, as shown in FIG. 2 (c), P (Phosphorous) ions having a specific resistance ρ = 0.2˜0.3 μm-cm are implanted on the surface of the p-type substrate 1 by a thickness of about 1.8 ± 0.2 μm, followed by heat treatment. As shown in FIG. 2 (d), the n − type epitaxial layer 3 is grown by diffusing to a predetermined portion of the n + type buried layer 2.
그리고 상기 n+메몰층(2)의 양측 부위의 n-형 에피택셜층(3)을 소정폭만큼 제거한 후 이곳에 산화막(4)을 증착하고, 이것에 p+형 이온을 주입하여 p+형 소자격리영역을 형성한다. 이때 산화막은 CVD법을 이용하였으며 두께는 약 1㎛ 정도로 하였다. 또한 P+형 이온으로서는 B를 에너지 80KeV와 도우즈(Dose)량 8E14인 상태로 주입하였다.Then, after removing the n − type epitaxial layer 3 at both sides of the n + buried layer 2 by a predetermined width, an oxide film 4 is deposited thereon, and p + type ions are implanted therein to inject p + type. An element isolation region is formed. At this time, the oxide film was CVD and the thickness was about 1 μm. As P + -type ions, B was implanted with energy of 80 KeV and dose of 8E14.
따라서, 소자격리영역에서 발생하는 응력(Stress)이 억제되고 이온의 측면확산이 방지되도록 하였다.Therefore, stress generated in the device isolation region is suppressed and lateral diffusion of ions is prevented.
이어 제2도(e)와 같이 n-형 에피택셜층(3)의 표면중 n+형 메몰층(2)상의 일부분에 p-형 이온을 주입한 후 어닐링을 실시하여 p-형 베이스 영역(5)을 형성한다.Subsequently, as shown in FIG. 2E, a p − type ion is implanted into a portion of the n + type buried layer 2 on the n − type epitaxial layer 3 and then annealed to form a p − type base region ( 5) form.
이어 제2도(f)와 같이 상기 n-형 에피택셜층(3) 표면에 산화막(6)을 증착하고 이중 p-형 베이스 영역(5)상의 소정부위 및 n+형 메몰층(2)상의 소정부위를 각각 포토/에치 공정을 거쳐 제거한다.Next, as shown in FIG. 2 (f), an oxide film 6 is deposited on the surface of the n − type epitaxial layer 3, and a predetermined portion of the double p − type base region 5 is formed on the n + type buried layer 2. The predetermined portions are removed through a photo / etch process, respectively.
그리고 제2도(g)와 같이 상기 산화막(6)이 제거된 부위에 폴리실리콘막(7)(7a)을 LPCVD법으로 3,000Å의 두께로 폴리실리콘막(9)(9a)을 증착하고, 이것에 B를 주입하여 p+형으로 만든다.Then, as shown in FIG. 2 (g), the polysilicon films 7 and 7a are deposited on the portion from which the oxide film 6 is removed to a thickness of 3,000 kPa by LPCVD. Inject B into this to make it p + .
마지막으로 제2도(i)와 같이 약 925℃의 온도로 약 60분간 열처리하여 상기 폴리실리콘막(9,9a)에 도우프된 n+형 및 p+형 이온을 확산시킴으로써 n+형 에미터영역(10)과 p+형 콜렉터영역(11) 및 p+형 비활성 베이스영역(12)(12a)을 형성한다.Finally, FIG. 2 (i) by using a temperature of about 925 ℃ heat treatment for about 60 minutes to help the diffusion profile of the n + and p + type ions in said polysilicon film (9,9a) such as the n + emitter The region 10 and the p + type collector region 11 and the p + type inactive base region 12 (12a) are formed.
이상과 같이 본 발명에 따르면 CVD 산화막을 이용하여 소자를 격리시킴으로써 이온의 측면확산과 공핍영역 발생을 방지할 수 있게 된다.As described above, according to the present invention, it is possible to prevent side diffusion and depletion of ions by isolating the device by using a CVD oxide film.
또한 미리 폴리실리콘을 한정하여 에미터와 콜렉터영역을 정확하게 형성함으로써 마스크 사용시 발생되는 오정렬을 방지할 수 있다.In addition, polysilicon may be defined in advance to accurately form the emitter and the collector region, thereby preventing misalignment occurring when the mask is used.
따라서, 종래 SBC 구조의 바이폴라 트랜지스터에 비해 면적을 줄일 수 있고, 이에 따라 소자의 저항성분 및 커패시터 용량성분을 줄일 수 있으므로 소자의 집적도 및 동작속도를 증대시킬 수 있게 된다.Therefore, the area can be reduced compared to the conventional SBC structure bipolar transistor, and thus the resistance component and the capacitor capacitance component of the device can be reduced, thereby increasing the integration and operating speed of the device.
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20051118 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |