KR940002396B1 - Manufacturing method of high speed complementary biopolar transistor - Google Patents
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Abstract
Description
제1도는 종래 상보형 바이폴라소자의 제조방법으로 제조된 소자의 수직단면도로서, (a)는 V PNP 트랜지스터의 수직단면도, (b)는 NPN 트랜지스터의 수직단면도, (c)는 S PNP 트랜지스터의 수직단면도, (d)는 I2L 소자의 수직단면도이다.1 is a vertical cross-sectional view of a device manufactured by a conventional method of manufacturing a complementary bipolar device, (a) is a vertical cross-sectional view of the V PNP transistor, (b) is a vertical cross-sectional view of the NPN transistor, (c) is a vertical view of the S PNP transistor cross-sectional view, (d) is a vertical section of the I 2 L element.
제2도는 본 발명 고속상보형 바이폴라소자의 제조방법으로 제조된 소자의 수직단면도로서, (a)는 V PNP 트랜지스터의 수직단면도, (b)는 NPN 트랜지스터의 수직단면도, (c)는 S PNP 트랜지스터의 수직단면도, (d)는 I2L 소자의 수직단면도이다.2 is a vertical cross-sectional view of a device manufactured by the method of manufacturing a high-speed complementary bipolar device of the present invention, (a) is a vertical cross-sectional view of the V PNP transistor, (b) is a vertical cross-sectional view of the NPN transistor, (c) is a S PNP transistor (D) is a vertical cross-sectional view of the I 2 L device.
제3도는 본 발명 고속상보형 바이폴라소자의 제조방법을 설명하기 위한 공정도이다.3 is a process chart for explaining a method for manufacturing the high-speed complementary bipolar device of the present invention.
본 발명은 바이폴라소자의 제조방법에 관한 것으로서, 특히 V PNP 트랜지스터의 제조방법에서 생기는 VBL층(Vertical PNP용 Buried Layer)을 확산층으로 분리하고 N-TUB층(N-Type으로 이온주입된 영역)을 베이스로 사용하여 V PNP 특성을 최적화함과 더불어 래치엎(Latch-Up)현상을 방지할 뿐만아니라 고속 NPN 트랜지스터와 I2L 소자에도 BL층을 2중으로 형성함으로써 컬렉터시리즈저항을 줄이고 고속 주파수 특성을 향상시키는 고속상보형 바이폴라소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a bipolar device, and in particular, a VBL layer (buried layer for vertical PNP) generated in a method of manufacturing a V PNP transistor is separated into a diffusion layer and an N-TUB layer (region implanted with N-Type) is used. It is used as a base to optimize V PNP characteristics and to prevent latch-up, as well as to double the BL layer on high-speed NPN transistors and I 2 L devices to reduce collector series resistance and improve high-speed frequency characteristics. A method for manufacturing a high-speed complementary bipolar device to be improved.
일반적으로 아날로그 및 디지탈 바이폴라제품에 응용되는 고성능 NPN 트랜지스터와 I2L, V PNP 트랜지스터, 기판 PNP 트랜지스터등 여러 소자가 혼재하는 상보형 바이폴라소자의 제조에 있어서는 V PNP(Vertical PNP) 트랜지스터를 제조하기 위해서 에피텍시층의 두께를 크게하는 것이 불가피하다. 이러한 에피텍시층의 두께가 두껍게되는 종래 상보형 바이폴라소자의 제조방법으로 제조된 V PNP 트랜지스터와 NPN 트랜지스터, S PNP(Substrate PNP) 트랜지스터 및 I2L(Integrated Injection Logic) 소자의 수직단면도가 제1도에 도시되어 있는바, 제1a도는 V PNP 트랜지스터의 수직단면도, 제1b도는 NPN 트랜지스터의 수직단면도, 제1c도는 S PNP 트랜지스터의 수직단면도, 제1d도는 I2L 소자의 수직단면도이다. 제1도에서 알 수 있는 바와 같이 V PNP 트랜지스터를 제외한 NPN 트랜지스터와 S PNP 트랜지스터, I2L 소자는 동작영역에 N형 에피택시층(12)을 가지고 있다. 한편 V PNP 트랜지스터를 제조하기 위해서는 N-TUB층(25)과 P-BOTTOM층(10')을 충분히 확보하여야 하는데 이를 위해서는 에피텍시층(12)의 두께증가가 불가피하다. 이와 같은 이유로 N형 에피택시층(12)의 두께가 증가하면, NPN 트랜지스터의 경우 컬렉터저항(Rc)이 크게되어 트랜지스터의 포화전압을 증가시키고 동작속도를 저하시키는 등의 트랜지스터의 특성저하가 유발된다고 하는 결점이 있다. 또 I2L 소자의 경우는 인버터로서 동작하는 NPN 트랜지스터의 에미터용량이 작아져 전류이득이 작아지고 동작속도가 떨어지는 현상의 결점이 나타난다. 또한 V PNP 트랜지스터의 경우는 베이스폭 증가로 인해 전류이득이 감소하고 동작속도가 떨어지는 등의 트랜지스터의 특성이 저하되게 된다고 하는 결점이 있다.In order to manufacture V PNP (Vertical PNP) transistors in the manufacture of high-performance NPN transistors commonly used in analog and digital bipolar products, and complementary bipolar devices in which various devices such as I 2 L, V PNP transistors, and substrate PNP transistors are mixed. It is inevitable to increase the thickness of the epitaxial layer. The vertical cross-sectional view of the V PNP transistor, NPN transistor, S PNP (Substrate PNP) transistor, and I 2 L (Integrated Injection Logic) device manufactured by the conventional method of manufacturing a complementary bipolar device having a thick epitaxial layer is obtained. 1A is a vertical cross-sectional view of a V PNP transistor, FIG. 1B is a vertical cross-sectional view of an NPN transistor, FIG. 1C is a vertical cross-sectional view of an S PNP transistor, and FIG. 1D is a vertical cross-sectional view of an I 2 L element. As can be seen from FIG. 1, the NPN transistor, the S PNP transistor, and the I 2 L element except for the V PNP transistor have an N-type epitaxy layer 12 in the operation region. Meanwhile, in order to manufacture the V PNP transistor, the N-TUB layer 25 and the P-BOTTOM layer 10 'must be sufficiently secured. For this purpose, an increase in the thickness of the epitaxial layer 12 is inevitable. For this reason, when the thickness of the N-type epitaxy layer 12 is increased, the NPN transistor has a large collector resistance Rc, which causes a decrease in transistor characteristics such as an increase in the saturation voltage of the transistor and a decrease in operating speed. There is a flaw. In addition, in the case of the I 2 L element, the defect of the phenomenon that the emitter capacity of the NPN transistor which acts as an inverter becomes small, the current gain becomes small, and the operation speed falls. In the case of the V PNP transistor, there is a drawback that the characteristics of the transistor, such as a decrease in current gain and a slow operation speed, are degraded due to an increase in the base width.
본 발명은 상기한 종래 상보형 바이폴라소자의 제조방법이 갖는 결점들을 제거하고자 발명된 것으로서, V PNP 트랜지스터의 제조공정에서 생기는 VBL층을 확산층으로 분리하고, N-TUB층과 P-BOTTOM층(P-Type Buried Layer)을 마스크로 사용하여 컬렉터와 베이스를 형성함으로써 V PNP 특성을 최적화함과 더불어 래치엎 현상을 방지할 뿐만아니라 컬렉터시리즈 저항을 줄이고 고속주파수 특성을 향상시키는 고속상보형 바이폴라소자의 제조방법을 제공함에 그 목적이 있다.The present invention has been invented to eliminate the drawbacks of the conventional method of manufacturing a complementary bipolar device, and separates the VBL layer generated in the manufacturing process of the V PNP transistor into a diffusion layer, the N-TUB layer and the P-BOTTOM layer (P Manufacture of high-speed complementary bipolar device that not only optimizes V PNP characteristics, prevents latch-over phenomenon, but also reduces collector series resistance and improves high-frequency characteristics by forming collectors and bases using -type buried layers as masks. The purpose is to provide a method.
이하 상기한 목적을 달성하기 위한 본 발명 고속상보형 바이폴라소자의 제조방법을 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a high speed complementary bipolar device according to the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.
제2a∼d도는 본 발명 고속상보형 바이폴라소자의 제조방법으로 제조된 상보형 바이폴라소자의 수직단면도, 제3a∼i도는 본 발명 상보형 바이폴라소자의 제조공정을 설명하기 위한 도면으로서, 먼저 P형 저농도 기판(1)위에 통상의 열산화방법으로 산화막(2)을 성장시키고, 통상적인 포토/에칭법으로 n+매몰층(이하 NBV이라 한다)이 형성될 부분의 산화막(2)을 제거한후 As 소오스를 사용하여 이온주입으로 NPN 트랜지스터의 BL(3)과 I2L 소자의 BL(3')을 형성한다[제3a도].2a to d are vertical cross-sectional views of the complementary bipolar device manufactured by the method of manufacturing the high speed complementary bipolar device of the present invention, and FIGS. 3a to i are views for explaining the manufacturing process of the complementary bipolar device of the present invention. The oxide film 2 is grown on the low-concentration substrate 1 by a conventional thermal oxidation method, and after removing the oxide film 2 in the portion where the n + buried layer (hereinafter referred to as NBV) is formed by a conventional photo / etching method, As The source is used to form the BL 3 of the NPN transistor and the BL 3 'of the I 2 L element by ion implantation (FIG. 3A).
다음으로 상기 산화막(2)을 제거하고 통상의 열산화방법으로 산화막(5)을 성장시키면 이때 BL이 침투되어 NPN 트랜지스터용 BL(4)과 I2L 소자용 BL(4')이 형성된다. 이후 통상적인 포토/에칭 공정으로 N형 저농도 BL(이하 VBL이라 한다)이 형성될 부위의 산화막(5)을 제거하고 저농도의 인을 소오스로 사용하여 이온주입으로 NPN 트랜지스터의 VBL(6')과 V PNP 트랜지스터의 VBL(6) 및 I2L 소자의 VBL(6")을 형성한다[제3b도]. 계속해서 침투공정을 진행하여 상기 VBL(6)이 VBL(7)로 되도록 하고 상기 산화막(5)을 제거한후 PAD 산화막(8)을 형성한다[제3c도]. 여기서 VBL(6,6',6",7)은 NPN 트랜지스터의 BL(4)과는 달리 V PNP 트랜지스터의 N형 매몰층을 말하며, 이는 인을 소오스로 하여 저농도로 깊이 침투시킨 층이다. VBL(6,6',6",7)을 BL(4)보다 저농도로 깊게 침투시키는 것은 VBL(6,6',6",7)위에 P-BOTTOM층이 침투되어도 BL(4)폭을 충분히 확보하여 V PNP 트랜지스터에 부수적으로 형성되는 기생 NPN 트랜지스터의 내압을 유지하고 V PNP 트랜지스터와 기생 NPN 트랜지스터의 구성으로 나타나는 래치엎 현상을 억제시키기 위함이다. 또한 BL(4)과 VBL(6)을 서로 분리하는 것은 BL(4)을 같은 마스크로 사용하여 저농도로 이온주입할 경우 BL(4)의 농도 감소로 인하여 NPN 트랜지스터의 컬렉터시리즈저항(Rc)과 Vces(컬렉터 포화전압)가 증가되어 고주파 특성이 저하되기 때문이다. 이와 같이 BL(4)과 VBL(6)을 분리하여 NPN 트랜지스터와 V PNP 트랜지스터의 특성을 최적화하고 있다.Next, when the oxide film 2 is removed and the oxide film 5 is grown by a conventional thermal oxidation method, BL penetrates to form an NPN transistor BL 4 and an I 2 L device BL 4 '. After that, the oxide film 5 at the site where the N-type low concentration BL (hereinafter referred to as VBL) is to be formed is removed by a conventional photo / etching process, and the low concentration phosphorus is used as a source to ion-implant the VBL (6 ') of the NPN transistor. A VBL 6 of a V PNP transistor and a VBL 6 ″ of an I 2 L element are formed (FIG. 3B). Subsequently, a penetration process is performed so that the VBL 6 becomes a VBL 7 and the oxide film. After removing (5), a PAD oxide film 8 is formed (Fig. 3c), where VBL (6,6 ', 6 ", 7) is an N-type of V PNP transistor, unlike BL (4) of NPN transistor. It refers to the buried layer, which is a layer deeply penetrated with low concentration of phosphorus as a source. Deep penetration of VBL (6,6 ', 6 ", 7) at a lower concentration than BL (4) results in BL (4) width even if P-BOTTOM layer penetrates on VBL (6,6', 6", 7). This is to secure sufficient voltage to maintain the breakdown voltage of the parasitic NPN transistor formed incidentally to the V PNP transistor and to suppress the latch-over phenomenon caused by the configuration of the V PNP transistor and the parasitic NPN transistor. In addition, the separation of the BL 4 and the VBL 6 from each other is caused by the decrease in the concentration of the BL 4 when the ion is implanted at a low concentration by using the BL 4 as the same mask. This is because the Vces (collector saturation voltage) is increased to deteriorate the high frequency characteristics. As such, the BL 4 and the VBL 6 are separated to optimize the characteristics of the NPN transistor and the V PNP transistor.
계속해서 통상적인 포토공정을 진행시켜 P형 매몰층(이하 P-BOTTOM층이라 한다)이 형성될 부분을 제외한 나머지 부분을 포토레지스트(9 ; PR)로 도포하고, 통상적인 이온주입법으로 붕소(B)를 이온주입하여 절연층이 형성된 P-BOTTOM층(11)과 V PNP 트랜지스터의 컬렉터로 작용할 P-BOTTOM층(10') 및 S PNP 트랜지스터의 컬렉터가 형성될 P-BOTTOM층(10)을 형성한다[제3d도]. 여기서 P-BOTTOM층은 수직 PNP 트랜지스터 구조의 컬렉터로 작용하여 V PNP 트랜지스터의 VBL위에 형성되는 층을 일컫는 것으로서 컬렉터시리즈저항(Rc)을 줄이고 NPN 트랜지스터의 기생동작에 의한 래치엎 현상을 방지하기 위해 VBL보다 고농도로 형성하였으며, 이 P-BOTTOM층 에피택시층의 성장이후 P형 절연층과 N-TUP층이 확산될 때 VBL층 위로 아웃디퓨젼되면서 N-TUP층과 만나 V PNP 트랜지스터의 컬렉터 영역을 이룬다.Subsequently, the photoresist 9 (PR) is applied to the remaining portions except for the portion where the P-type buried layer (hereinafter referred to as P-BOTTOM layer) is to be formed by a general photo process, and boron (B) is performed by a conventional ion implantation method. Ion-implanted to form a P-BOTTOM layer 11 having an insulating layer, a P-BOTTOM layer 10 'that will act as a collector of V PNP transistors, and a P-BOTTOM layer 10 on which a collector of S PNP transistors will be formed. [Figure 3d]. Here, the P-BOTTOM layer refers to a layer formed on the VBL of the V PNP transistor by acting as a collector of the vertical PNP transistor structure. The P-BOTTOM layer reduces the collector series resistance (Rc) and prevents latch-over due to parasitic operation of the NPN transistor. After the growth of the P-BOTTOM layer epitaxy layer, when the P-type insulating layer and the N-TUP layer are diffused, they are diffused out onto the VBL layer to meet the N-TUP layer to form the collector region of the V PNP transistor. Achieve.
그후 통상의 침투공정으로 P-BOTTOM층(10,10',11)을 침투시키고, 상기 산화막(8)을 제거한후 에피택시층(12)을 형성하면, 각 불순물 소오스의 확산계수와 농도차에 의해 아웃디퓨션(Outdiffusion)되어 각층의 확산정도가 달라지게 되며, 이후 통상적인 열산화공정으로 산화막(13)을 대략 800Å정도 성장시킨다[제3e도].Then, the P-BOTTOM layers 10, 10 ', and 11 are penetrated by the usual penetrating process, and the epitaxial layer 12 is formed after the oxide film 8 is removed. As a result, the diffusion degree of each layer is changed by outdiffusion, and the oxide film 13 is grown to about 800 kV by a conventional thermal oxidation process (FIG. 3E).
다음으로 포토레지스트(14)를 사용하여 포토공정으로 절연영역의 창을 형성하고 통상의 이온주입공정으로 P형 이온을 주입하여 절연영역(15)과 V PNP 트랜지스터의 컬렉터(16) 및 S PNP 트랜지스터의 컬렉터(16')를 형성한다[제3f도].Next, the photoresist 14 is used to form a window of the insulating region by a photo process, and P-type ions are implanted by a conventional ion implantation process to collect the insulating region 15 and the collector 16 of the V PNP transistor and the S PNP transistor. Collector 16 'is formed (FIG. 3f).
이어 포토레지스트(14)를 제거하고 다시 포토레지스트(17)를 사용하여 N+영역(이하 SNK라 한다) 부위의 포토레지스트(17)를 제거하고 통상의 이온주입공정을 실시하여 NPN 트랜지스터의 컬렉터영역에 SNK(18)와 V PNP 트랜지스터의 N형 절연영역에 바이어스를 잡기 위한 SNK(19) 및 I2L 소자의 에미터가 형성될 부위에 SNK(20)를 형성한다[제3g도].Then, the photoresist 14 is removed and the photoresist 17 in the N + region (hereinafter referred to as SNK) is removed again using the photoresist 17 and subjected to a normal ion implantation process to the collector region of the NPN transistor. SNK 19 for biasing the N-type insulating region of the SNK 18 and the V PNP transistor and the SNK 20 are formed at the site where the emitters of the I 2 L element are to be formed (FIG. 3G).
이후 상기 포토레지스터(17)를 제거하고 통상의 포토공정을 사용하여 N형 영역(이하 N-TUB층이라 한다)이 형성될 부분을 제외한 영역에 포토레지스트(21)를 남긴다음 통상적인 이온주입공정으로 N형의 이온을 주입하여 V PNP 트랜지스터의 베이스영역(22)과 S PNP 트랜지스터의 베이스영역(22')을 형성한다[제3h도].Thereafter, the photoresist 17 is removed and the photoresist 21 is left in a region except for a portion where an N-type region (hereinafter, referred to as an N-TUB layer) is to be formed using a conventional photolithography process. Then, the N-type ions are implanted to form the base region 22 of the V PNP transistor and the base region 22 'of the S PNP transistor (Fig. 3H).
계속해서 상기 포토레지스트(21)를 제거하고 통상의 열침투공정을 진행하여 NPN 트랜지스터와 V PNP 트랜지스터, I2L 소자의 SNK(23)를 침투시키고, 절연과 V PNP 트랜지스터의 컬렉터(24), S PNP 트랜지스터의 컬렉터(24)를 형성하고, V PNP 트랜지스터 및 S PNP 트랜지스터의 베이스인 N-TUB층(25)을 형성시킨다[제3i도]. 여기서 N-TUB층(25)은 V PNP 트랜지스터의 베이스로 작용하게 되며, N형 에피택시층위에 형성되는 것으로서, 만일 이 N-TUB층을 형성하지 않고 얇은 에피택시층만을 이용하여 V PNP 트랜지스터를 제작하게 되면 컬렉터가 되는 P-BOTTOM층이 베이스가 되는 에피택시층보다 농도가 훨씬 높아 P형 절연층이 확산될때 빠른 확산 계수를 갖는 붕소(B)가 웨이퍼의 표면 근처까지 아웃디퓨젼되어 V PNP 트랜지스터의 에미터-컬렉터쇼트현상이 발생한다. 또한 에피택시층을 베이스로 이용하는 종래 V PNP 트랜지스터에 비해 N-TUB층을 베이스로 이용하는 경우 좁은 폭과 경사진 농도 프로파일을 갖는 베이스로 인해 고레벨인젝션효과(High Level Injection Effect)를 줄일 수 있고 어얼리효과를 줄일 수 있어 고성능 V PNP 소자의 제작이 가능하다.Subsequently, the photoresist 21 is removed and a normal thermal penetration process is performed to infiltrate the NPN transistor, the V PNP transistor, and the SNK 23 of the I 2 L element, to insulate the collector 24 of the V PNP transistor, The collector 24 of the S PNP transistor is formed, and the N-TUB layer 25 that is the base of the V PNP transistor and the S PNP transistor is formed (FIG. 3i). Here, the N-TUB layer 25 serves as a base of the V PNP transistor, and is formed on the N-type epitaxy layer. If the N-TUB layer 25 is not formed, only the thin epitaxial layer is used to form the V PNP transistor. When fabricated, boron (B) having a fast diffusion coefficient is diffused out near the surface of the wafer when the P-type insulating layer is diffused because the concentration of the P-BOTTOM layer serving as a collector is much higher than that of the base epitaxy layer. Emitter-collector short phenomena of transistor occur. In addition, when using an N-TUB layer as a base, the base having a narrow width and an inclined concentration profile can reduce the high level injection effect and early compared to the conventional V PNP transistor using the epitaxy layer as a base. Since the effect can be reduced, a high performance V PNP device can be manufactured.
다음에는 통상적인 바이폴라소자의 제조공정과 마찬가지로 질화막을 침적시키고 확산공정을 진행한후 포토/에칭공정으로 액티브영역 이외의 질화막을 제거하고 이후 LOCOS공정을 거쳐 필드산화막을 형성시킨후 질화막과 PAD 산화막을 제거한다음 PAD 산화막을 성장시키고 포토레지스트를 사용하여 저농도의 붕소와 고농도의 붕소를 이온주입하여 900℃에서 침투시킨다. 이때 저농도의 붕소는 NPN 트랜지스터의 내부 베이스의 역활을 하고, 고농도의 붕소는 NPN 트랜지스터의 외부베이스와 V PNP 트랜지스터의 에미터역활을 한다. 계속해서 통상의 포토/에칭공정으로 질화막과 산화막을 제거하여 에미터 윈도우를 형성하고 그위에 폴리실리콘층을 침적시킨후 As를 이온주입하고 1000℃에서 어닐링하여 NPN 트랜지스터의 에미터와 V PNP 트랜지스터의 베이스 콘택을 형성한다. 다음으로 CVD 공정을 사용하여 산화막을 침적시킨후 금속전극을 형성한다.Next, as in the conventional bipolar device manufacturing process, the nitride film is deposited and the diffusion process is performed, and the nitride film other than the active region is removed by the photo / etching process, and then the field oxide film is formed through the LOCOS process. After removal, the PAD oxide film was grown, and a low concentration of boron and a high concentration of boron ions were implanted using a photoresist to infiltrate at 900 ° C. At this time, the low concentration of boron acts as the inner base of the NPN transistor, and the high concentration of boron acts as the emitter of the VN PNP transistor and the outer base of the NPN transistor. Subsequently, the nitride film and the oxide film are removed by a conventional photo / etching process to form an emitter window, and a polysilicon layer is deposited thereon. As is ion-implanted and annealed at 1000 ° C. to emitters of the NPN transistor and the V PNP transistor. Form a base contact. Next, an oxide film is deposited using a CVD process to form a metal electrode.
상기한 바와 같은 본 발명 고속상보형 바이폴라소자의 제조방법으로 제조된 바이폴라소자는 V PNP 트랜지스터의 제조과정에서 생기는 VBL, P-BOTTOM층, N-TUB층의 3층을 이용하여 다른 공정의 추가없이 에피택시층의 두께를 감소시키므로 컬렉터저항이 감소되고 전류이득과 동작속도가 향상되는 특성의 향상뿐만아니라 N-TUB층과 P-BOTTOM층을 사용하여 V PNP 트랜지스터의 구조와 유사하게 S PNP 트랜지스터가 제조되므로 트랜지스터의 성능이 향상되는 장점이 있다.As described above, the bipolar device manufactured by the method of manufacturing the high-speed complementary bipolar device according to the present invention may be manufactured using three layers of a VBL, a P-BOTTOM layer, and an N-TUB layer, which are generated during the manufacturing process of a V PNP transistor, without additional process. By reducing the thickness of the epitaxy layer, the S-PNP transistor is similar to the structure of the V-PNP transistor using the N-TUB layer and the P-BOTTOM layer as well as the characteristics of reducing the collector resistance, improving current gain and operating speed. Since the transistor is manufactured, the performance of the transistor is improved.
Claims (1)
Priority Applications (1)
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| KR1019910010163A KR940002396B1 (en) | 1991-06-19 | 1991-06-19 | Manufacturing method of high speed complementary biopolar transistor |
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| KR1019910010163A KR940002396B1 (en) | 1991-06-19 | 1991-06-19 | Manufacturing method of high speed complementary biopolar transistor |
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Family Applications (1)
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- 1991-06-19 KR KR1019910010163A patent/KR940002396B1/en not_active IP Right Cessation
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