KR0184449B1 - Sense amplifier control circuit - Google Patents

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KR0184449B1 KR1019950031931A KR19950031931A KR0184449B1 KR 0184449 B1 KR0184449 B1 KR 0184449B1 KR 1019950031931 A KR1019950031931 A KR 1019950031931A KR 19950031931 A KR19950031931 A KR 19950031931A KR 0184449 B1 KR0184449 B1 KR 0184449B1
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Abstract

본 발명은 외부 전원전압을 소정 레벨의 전압으로 다운시키어 사용하는 반도체 메모리 장치의 센스앰프 및 메모리 셀에 인가되는 전압을 상기 외부 전원전압의 변동에 따라 다르도록 제어하는 센스앰프 제어회로에 관한 것이다. 상기의 센스앰프 제어회로는 제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 센스앰프 구동수단과, 활성화 신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 대응된 바이어스 제어신호를 출력하는 레벨제어수단과, 상기 외부 전원전압과 미리 설정된 결함검출전압의 전압을 비교하여 외부 전원전압의 레벨을 검출하는 전원전압 감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생되는 제1 및 제2트리거 신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 증폭하여 상기 메모리 셀에 공급되는 전압을 고속으로 차지업하는 센스앰프 구동 제어 수단으로 구성The present invention relates to a sense amplifier of a semiconductor memory device which uses an external power supply voltage down to a predetermined level, and a sense amplifier control circuit for controlling a voltage applied to a memory cell to vary according to the variation of the external power supply voltage. The sense amplifier control circuit is driven by an input of a control voltage to sense amplifier driving means for driving the sense amplifier, and in response to an input of an activation signal, the sense amplifier driving signal and a predetermined reference voltage are compared with each other. A level control means for selectively generating a second trigger signal and outputting a bias control signal corresponding to the first and second trigger signals, and comparing the voltage of the external power supply voltage with a preset defect detection voltage to determine an external power supply voltage. An output is connected to a power supply voltage sensing means for detecting a level and a control voltage terminal of the sense amplifier driving means, and selectively outputs the control voltage in response to inputs of first and second trigger signals and the bias control signal. It maintains constant and amplifies the control voltage in response to the level detection signal to increase the voltage supplied to the memory cell at high speed. It consists of sense amplifier drive control means

Description

반도체 메모리 장치의 센스앰프 제어회로Sense Amplifier Control Circuit of Semiconductor Memory Device

제1도는 종래의 반도체 메모리 장치에 사용되는 센스앰프 제어회로의 블록도.1 is a block diagram of a sense amplifier control circuit used in a conventional semiconductor memory device.

제2도는 제1도에 도시된 센스앰프 제어회로의 상세한 구성도를 도시한 도면.FIG. 2 is a diagram showing a detailed configuration of the sense amplifier control circuit shown in FIG.

제3도는 제2도의 동작을 설명하기 위한 전압 파형도로서, 이는 외부 전원전압 EVcc와 기준전압 Vrefp의 전압 특성도이다.3 is a voltage waveform diagram illustrating the operation of FIG. 2, which is a voltage characteristic diagram of an external power supply voltage EVcc and a reference voltage Vrefp.

제4도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 센스앰프 제어회로도.4 is a sense amplifier control circuit diagram of a semiconductor memory device according to a first embodiment of the present invention.

제5도는 제4도에 도시된 회로의 일부분의 동작 타이밍도.5 is an operation timing diagram of a portion of the circuit shown in FIG.

제6도는 제4도에 도시된 전압검출 제어회로의 상세회로도.6 is a detailed circuit diagram of the voltage detection control circuit shown in FIG.

제7도는 제4도에 도시된 전압검출회로의 상세도.7 is a detailed view of the voltage detection circuit shown in FIG.

제8도는 제4도에 도시된 레벨검출 유지회로의 상세도.8 is a detailed view of the level detection holding circuit shown in FIG.

제9도는 본 발명에 따른 센스앰프 제어회로의 상세도.9 is a detailed view of a sense amplifier control circuit according to the present invention.

제10도는 제4도 내지 제9도에 의한 동작을 설명하기 위한 전압레벨의 특성도를 나타낸 것으로서, 이는 외부 전원전압 EVcc에 대한 기준전압 Vrefp의 변화와 외부 전원전압의 결함검출전압 Vdet의 그래프도이다.FIG. 10 is a characteristic diagram of voltage levels for explaining the operation according to FIGS. 4 to 9, which is a graph of the change of the reference voltage Vrefp with respect to the external power supply voltage EVcc and the defect detection voltage Vdet of the external power supply voltage. to be.

제11도는 본 발명에 따라 구성된 센스앰프의 동작 특성을 설명하기 위한 파형도로서, 외부 전원전압 EVcc가 정상레벨 Vb의 이상의 영역에서 동작할 때의 타이밍그램이다.FIG. 11 is a waveform diagram for explaining the operating characteristics of the sense amplifier constructed in accordance with the present invention, and is a timing diagram when the external power supply voltage EVcc operates in the region above the normal level Vb.

제12도는 본 발명에 따라 구성된 센스앰프의 동작 특성을 설명하기 위한 파형도로서, 외부 전원전압 EVcc가 결함검출전압 Vdet 이하의 레벨 Va에서 동작할 때의 타이밍 다이어그램이다.12 is a waveform diagram for explaining the operation characteristics of the sense amplifier constructed in accordance with the present invention, which is a timing diagram when the external power supply voltage EVcc operates at a level Va below the defect detection voltage Vdet.

제13도는 본 발명의 제2실시예에 따른 센스앰프 제어회로도의 상세도이다.13 is a detailed diagram of a sense amplifier control circuit diagram according to a second embodiment of the present invention.

제14도는 본 발명의 제3실시예에 따른 센스앰프 제어회로도의 상세도이다.14 is a detailed diagram of a sense amplifier control circuit diagram according to a third embodiment of the present invention.

제15도는 본 발명의 제3실시예에 따른 센스앰프 제어회로와 종래의 센스앰프 제어회로의 타이밍 다이어그램이다.15 is a timing diagram of a sense amplifier control circuit and a conventional sense amplifier control circuit according to a third embodiment of the present invention.

제16도는 본 발명의 제4실시에에 따른 센스앰프 제어회로의 상세도이다.16 is a detailed diagram of a sense amplifier control circuit according to a fourth embodiment of the present invention.

본 발명은 다이나믹 램(dynamic RAM)에 이용되는 센스앰프 제어회로에 관한 것으로, 특히 외부로부터 칩으로 인가되는 외부 전원전압을 칩의 내부에서 사용하는 내부 전원전압으로 클램프하여 사용하는 다이나믹 램의 센스앰프 구동전압을 외부 전원전압의 변화에 고속으로 적응하여 충분한 액티브 리스토아가 보장되도록 제어하는 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier control circuit used in a dynamic RAM. In particular, a sense amplifier of a dynamic RAM used by clamping an external power supply voltage applied from the outside to a chip with an internal power supply voltage used inside the chip. The present invention relates to a control circuit adapted to control a driving voltage at a high speed to a change in an external power supply voltage to ensure sufficient active restore.

반도체 메모리 장치가 고집적화 됨에 따라서 하나의 트랜지스터가 차지하는 면적은 그 만큼 줄어 들게 되어 트랜지스터의 크기는 점점 극소형으로 되어 가고 있고, 산화막(Oxide)의 두께는 점점 더 얄팍하게 형성되고 있다. 물론, 트랜지스터의 구성으로 이루어진 센스앰프(sense amplifier : 이하 S/A라 칭함)도 작아지게 되는 것도 인식하여야 한다. 따라서, 작아진 S/A와 메모리 셀에 외부 전원전압을 그대로 인가하게 되면 셀의 데이터의 논리 상태를 판독하는 센싱 동작시 피크전류가 증가하고, 파워 노이즈에 의해 트랜지스터가 오동작을 일으키게 된다. 또한, 메모리 셀의 수명이 전원 전압의 빈번한 변동으로 인하여 단축되므로써 메모리 소자로서 안정된 동작을 할 수 없음은 이 기술 분야에서 이미 잘 알려진 사실이다. 따라서, 고집적화된 반도체 메모리 장치는 칩 외부로부터 인가되는 외부 전원전압보다 더 낮은 전압을 메모리 셀에 인가하는 방법을 사용하는 것이 일반화되어 있다. 이러한 기술은 외부 전원전압을 입력하여 상기 외부 전원전압 보다 소정 레벨이 낮은 내부 전원전압을 발생하는 내부 전원전압 발생기를 이용하는 것으로 알려져 있다.As semiconductor memory devices are highly integrated, the area occupied by one transistor is reduced by that much, and the size of the transistor is becoming smaller and smaller, and the thickness of oxide is becoming thinner. Of course, it should also be recognized that a sense amplifier (hereinafter referred to as S / A) composed of a transistor configuration also becomes small. Therefore, when the external power supply voltage is applied to the reduced S / A and the memory cell as it is, the peak current increases during the sensing operation of reading the logic state of the data of the cell, and the transistor malfunctions due to power noise. In addition, it is well known in the art that the lifespan of a memory cell is shortened due to frequent fluctuations in power supply voltage, thereby making it impossible to perform a stable operation as a memory element. Therefore, it is common to use a method of applying a voltage lower than an external power supply voltage applied from the outside of a chip to a memory cell. Such a technique is known to use an internal power supply voltage generator which inputs an external power supply voltage to generate an internal power supply voltage lower than a predetermined level.

상기와 같이 외부 전원전압과 내부 전원전압을 모두 사용하는 반도체 메모리 장치의 S/A제어회로는 외부 전원전압의 변동에 대응하여 S/A 드라이버의 구동 전류를 제어하도록 되어 있으며, 이러한 센스앰프 제어회로의 구성을 살피면 하기 제1도와 같다.As described above, the S / A control circuit of the semiconductor memory device using both the external power supply voltage and the internal power supply voltage controls the driving current of the S / A driver in response to a change in the external power supply voltage. Looking at the configuration of as shown in FIG.

제1도는 종래의 반도체 메모리 장치에 사용되는 센스앰프 제어회로의 블록도 구성도를 도시한 일 예로서, 비트라인 S/A 600내에 위치된 피센스앰프(P-sense amplifier)(이하 P-S/A라 칭함)의 구동전압을 조절하도록 설계된 것이다. 제1도중, 참조번호 400은 외부 전원전압의 전압레벨에 대응하여 P-S/A드라이버 500의 입력노드 ΦLAPG의 전압을 제어하는 P-S/A제어회로이다. 상기 P-S/A제어회로 400의 구성은 비교기 400A, 트리거 회로 400B, 레벨 시프트 회로 400E, 비교기 인에이블 회로 400D, 바이어스 회로 400F, P-S/A드라이버 제어회로 400C로 구성되어 있다. 또한, 제1도에 도시된 구성요소의 참조번호 600은 비트라인 센스앰프로서, 트랜지스터 700, 스토리지 캐패시터 701로 이루어진 메모리 셀의 비트라인쌍 BL/BLB에 접속되어 있다. 물론 상기 메모리 셀들의 트랜지스터 700의 게이트는 각각의 워드라인 WLO, WL1에 각각 접속된다.1 is a block diagram of a sense amplifier control circuit used in a conventional semiconductor memory device. As an example, a P-sense amplifier (hereinafter referred to as PS / A) located in a bit line S / A 600 is shown. It is designed to adjust the driving voltage of In FIG. 1, reference numeral 400 denotes a P-S / A control circuit for controlling the voltage of the input node .phi.LAPG of the P-S / A driver 500 in response to the voltage level of the external power supply voltage. The P-S / A control circuit 400 has a comparator 400A, a trigger circuit 400B, a level shift circuit 400E, a comparator enable circuit 400D, a bias circuit 400F, and a P-S / A driver control circuit 400C. In addition, reference numeral 600 of the element illustrated in FIG. 1 is a bit line sense amplifier, and is connected to a bit line pair BL / BLB of a memory cell including a transistor 700 and a storage capacitor 701. Of course, the gates of transistors 700 of the memory cells are connected to respective word lines WLO and WL1, respectively.

제2도는 제1도에 도시된 P-S/A제어회로 400의 상세 구성도로서, 제1도에 도시된 블록 참조번호에 대응된 상세 구성이 도시되어 있다. 제2도에 있어서, 참조부호 EVcc는 외부 전원전압이고, IVcc는 내부 전원전압을 나타낸다. 상기 제1도 및 제2도와 같이 구성된 P-S/A제어회로 400의 구성은 본원 출원인에 의해 1991년 특허출원 제1279호로 출원되어 1994년 4월 21일자로 공고된 특허공고 제94-3409호에 상세히 개시되어 있다. 따라서 본 발명의 명세서에서는 이들에 관한 상세한 동작설명은 생략될 것이며, 본 발명의 내용을 이해하는데 필요로 하는 구성요소의 동작 과정만이 상세히 설명될 것이다 [기타 P-S/A제어회로 400의 상세한 동작은 대한민국 특허공고번호 제94-3409호를 참조하라]. 상기 제1도 및 제2도와 같은 구성중 비트라인 S/A 600내의 P-S/A의 입력노드 LA와 N-S/A(엔센스앰프)의 입력노드 LAB 및 비트라인쌍 BL/BLB는 센싱 인에이블 신호 ΦS가 비활성화 상태(로직 로우)로 있을 때 약 IVcc/2로 선충전(Pre-charge)되어 있음을 알 수 있다. 상기 센싱 인에이블 신호 ΦS는 로우 어드레스 스트로브 신호가 액티브 되었을 때 논리 하이의 상태로 활성화되는 신호이다.FIG. 2 is a detailed configuration diagram of the P-S / A control circuit 400 shown in FIG. 1, and the detailed configuration corresponding to the block reference number shown in FIG. In Fig. 2, reference numeral EVcc denotes an external power supply voltage, and IVcc denotes an internal power supply voltage. The configuration of the PS / A control circuit 400 configured as shown in FIGS. 1 and 2 is described in detail in Patent Publication No. 94-3409 filed by the applicant of the patent application No. 1279 in 1991 and published on April 21, 1994. Is disclosed. Therefore, detailed descriptions of these operations will be omitted in the specification of the present invention, and only the operation process of the components necessary for understanding the contents of the present invention will be described in detail. [Other detailed operations of the PS / A control circuit 400 See Korean Patent Publication No. 94-3409]. The input node LA of the PS / A in the bit line S / A 600 and the input node LAB of the PS / A (ense amplifier) and the bit line pair BL / BLB in the configuration shown in FIGS. 1 and 2 are the sensing enable signals. It can be seen that when ΦS is inactive (logic low), it is precharged to about IVcc / 2. The sensing enable signal Φ S is a signal that is activated in a logic high state when the row address strobe signal is activated.

제1도 및 제2도와 같이 구성된 종래의 P-S/A제어회로 400의 동작을 살피면 하기와 같다. 외부로부터의 센싱 인에이블 신호 ΦS가 활성화(액티브 하이)되면 피모오스 트랜지스터 401, 402와 엔모오스 트랜지스터 403~405로 구성된 비교기 400A가 인에이블 된다. 그리고, 피모오스 트랜지스터 406, 407과 엔모오스 트랜지스터 408, 410 및 인버터 409로 구성된 레벨 시프트 회로 400E도 인에이블 된다. 인에이블된 상기의 비교가 400A는 피모오스 트랜지스터로 구성되는 P-S/A 드라이버 500의 출력노드 LA와 메모리 셀에 인가되는 전압레벨인 기준전압 Vrefp를 입력 비교하여 그 결과를 발생시킨다. 이때, 상기 기준전압 Vrefp과 외부 전원전압 EVcc과의 관계는 제3도에 도시되어진 바와 같다. 즉, 상기 기준전압 Vrefp은 외부 전원전압 EVcc가 일정한 전압레벨 이상의 값을 가지면 거의 일정한 레벨로 클램프되는 특성을 갖는다. 이와 같이 메모리 셀로 공급되는 상기 기준전압 Vrefp가 외부전원전압 EVcc에 영향을 받는 이유는 외부 전원전압 EVcc의 입력에 의해 내부 전원전압 IVcc을 발생하는 내부 전원전압 발생기(도시하지 않았음) 출력을 이용하기 때문이다.The operation of the conventional P-S / A control circuit 400 configured as shown in FIGS. 1 and 2 is as follows. When the sensing enable signal Φ S from the outside is activated (active high), the comparator 400A including the PMOS transistors 401 and 402 and the NMOS transistors 403 to 405 is enabled. In addition, the level shift circuit 400E composed of the PMOS transistors 406 and 407 and the NMOS transistors 408 and 410 and the inverter 409 is also enabled. The above comparison is performed by comparing the output node LA of the P-S / A driver 500 including the PMOS transistor with the reference voltage Vrefp, which is a voltage level applied to the memory cell, to generate the result. At this time, the relationship between the reference voltage Vrefp and the external power supply voltage EVcc is as shown in FIG. That is, the reference voltage Vrefp has a characteristic of being clamped to a substantially constant level when the external power supply voltage EVcc has a value equal to or greater than a constant voltage level. The reason why the reference voltage Vrefp supplied to the memory cell is affected by the external power supply voltage EVcc is to use an internal power supply voltage generator (not shown) output which generates the internal power supply voltage IVcc by the input of the external power supply voltage EVcc. Because.

한편, 레벨 시프트 회로 400E는 센싱 인에블 신호 ΦS가 내부 전원 전압 IVcc의 레벨로 활성화될 때 상기 센싱 인에이블 신호 ΦS에 대응하는 출력을 외부 전원전압 EVcc의 레벨로 변환하여 출력한다. 즉, 상기 센싱 인에이블 신호 ΦS가 하이의 활성화 상태로 입력되면, 외부 전원전압 EVcc의 레벨을 갖는 로직 하이신호를 출력한다. 피모오스 트랜지스터 411로 구성되는 비교기 인에이블 회로 400D는 상기 레벨 시프트 회로 400E의 출력을 입력으로 하여 반전된 출력을 발생시켜며, 그 출력은 제2도에 도시되어진 바와 같이 비교가 400A의 출력노드 425에 접속되어 있다. 따라서, 상기 비교기 인에이블 회로 400D의 출력이 하이인 경우 상기 비교기 400A의 출력은 디스에이블됨을 알 수 있다. 상기 비교기 400A의 역할, 즉, 기능은 센싱 인에이블 신호 ΦS가 비활성화(로직 로우) 상태로 되었을 때 트리거 회로 400B에서의 직류 전류성분을 제거하여 단일의 피모오스 트랜지스터로 구성된 P-S/A드라이버 500의 구동을 차단하는 것이다.On the other hand, the level shift circuit 400E converts and outputs the output corresponding to the sensing enable signal ΦS to the level of the external power supply voltage EVcc when the sensing enable signal ΦS is activated to the level of the internal power supply voltage IVcc. That is, when the sensing enable signal .phi.S is input in the high activation state, a logic high signal having a level of the external power supply voltage EVcc is output. The comparator enable circuit 400D composed of the PMOS transistor 411 uses the output of the level shift circuit 400E as an input to generate an inverted output, the output of which is compared to the output node 425 of 400A as shown in FIG. Connected. Accordingly, it can be seen that when the output of the comparator enable circuit 400D is high, the output of the comparator 400A is disabled. The role of the comparator 400A, that is, the function removes the DC current component of the trigger circuit 400B when the sensing enable signal ΦS becomes inactive (logic low) to drive the PS / A driver 500 composed of a single PMOS transistor. To block.

피모오스 트랜지스터 412와 엔모오스 트랜지스터 413이 인버터구조로 접속된 트리거 회로 400B는 비교기 400A의 출력을 반전하여 P-S/A드라이버 제어회로 400C의 입력노드 423에 제어신호를 공급하는 것이다. 그리고, 피모오스 트랜지스터 417, 엔모오스 트랜지스터 418 및 419로 구성된 바이어스 회로 400F는 센싱 인에이블 신호 ΦS가 하이상태일 때 상기 트리거 회로 400B로부터 출력되는 신호를 입력으로 하여 외부 전원전압 EVcc의 레벨의 변화량보다 적은 변화량을 갖는 제어전압을 P-S/A드라이버 제어회로 400C내의 구동소자인 엔모오스 트랜지스터 416의 게이트로 공급하여 드레인-소오스간에 흐르는 전류의 양을 제어하는 것이다. 상기와 같은 바이어스 회로 400F는 곧 외부 전원전압 EVcc의 변화량에 따른 P-S/A 드라이버 500의 구동전류의 변화를 최소화하기 위한 것이다.The trigger circuit 400B in which the PMOS transistor 412 and the NMOS transistor 413 are connected in an inverter structure inverts the output of the comparator 400A and supplies a control signal to the input node 423 of the P-S / A driver control circuit 400C. The bias circuit 400F including the PMOS transistors 417 and the NMOS transistors 418 and 419 inputs a signal output from the trigger circuit 400B when the sensing enable signal .phi.S is in a high state, and is greater than the amount of change in the level of the external power supply voltage EVcc. The control voltage having a small amount of change is supplied to the gate of the NMOS transistor 416, which is the driving element in the PS / A driver control circuit 400C, to control the amount of current flowing between the drain and the source. The bias circuit 400F is to minimize the change in the drive current of the P-S / A driver 500 according to the change amount of the external power supply voltage EVcc.

피모오스 트랜지스터 414, 제1 및 제2피모오스 트랜지스터 421, 420과, 엔모오스 트랜지스터 415, 416으로 구성된 P-S/A드라이버 제어회로 400C는 트리거 회로 400B와 바이어스 회로 400B의 출력을 입력으로 하여 P-S/A드라이버 500인 피모오스 트랜지스터의 게이트에 접속된 입력노드 ΦLAPG로 일정한 전압을 출력한다. 상기 P-S/A드라이버 500을 구성하고 있는 피모오스 트랜지스터의 소오스는 외부 전원전압 EVcc에 접속되고, 드레인은 비트라인 S/A 600내의 피센스앰프에 접속되는 노드 LA에 접속되어 있고, 게이트는 상기 P-S/A 드라이버 500의 출력노드 ΦLAPG에 접속되어 있다.The PS / A driver control circuit 400C composed of the PMOS transistors 414, the first and the second PMOS transistors 421 and 420, and the NMOS transistors 415 and 416 uses the outputs of the trigger circuit 400B and the bias circuit 400B as inputs. A constant voltage is output to the input node? LAPG connected to the gate of the PMOS transistor which is the driver 500. The source of the PMOS transistor constituting the PS / A driver 500 is connected to an external power supply voltage EVcc, the drain is connected to a node LA connected to a sense amplifier in the bit line S / A 600, and the gate is connected to the PS. / A driver 500 is connected to output node ΦLAPG.

따라서, 상기 제1도 및 제2도와 같이 구성된 종래의 P-S/A 센스앰프 제어회로 400에 활성화 상태의 센싱 인에이블 신호 ΦS가 공급되면 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압레벨은 하기 식 1과 같이 방전됨을 알 수 있다.Therefore, when the sensing enable signal ΦS of the active state is supplied to the conventional PS / A sense amplifier control circuit 400 configured as shown in FIGS. 1 and 2, the voltage level of the output node ΦLAPG of the PS / A driver control circuit 400C is as follows. It can be seen that the discharge as shown in equation 1.

[단, 상기 식 1에서 ΔV는 EVcc의 변동과 온도의 변화에 따라 달라진다.][Wherein ΔV in Equation 1 depends on the variation of EVcc and the change of temperature]

따라서 센싱 인에이블 신호 ΦS가 로직 하이로 활성화되면 외부 전원전압 EVcc의 레벨로 유지되었던 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압이 상기 식 1과 같이 방전되므로써 P-S/A 드라이버 500의 피모오스 트랜지스터가 턴온 구동된다. 상기 P-S/A 드라이버 500을 구성하고 있는 피모오스 트랜지스터가 턴온되면, 비트라인 S/A 600내의 P-S/A의 입력노드 LA의 전압은 비교기 400A로 입력되는 기준전압 Vrefp(여기서 Vrefp는 약 내부 전원전압 IVcc의 레벨임)의 레벨까지 상승된다. 따라서, 상기 제1도 및 제2도와 같은 구성을 갖는 종래의 센스앰프 제어회로는 외부 전원전압 EVcc가 내부 전원전압 IVcc보다 비교적 높을 때에는 P-S/A 드라이버 500에서 피크 전류(Current peak)를 감소시킴으로써 노이즈를 줄이는 효과를 발생하게 된다.Therefore, when the sensing enable signal ΦS is activated to logic high, the voltage of the output node ΦLAPG of the PS / A driver control circuit 400C, which was maintained at the level of the external power supply voltage EVcc, is discharged as shown in Equation 1, and the PMOS of the PS / A driver 500 The transistor is turned on. When the PMOS transistor constituting the PS / A driver 500 is turned on, the voltage of the input node LA of the PS / A in the bit line S / A 600 is input to the comparator 400A (where Vrefp is about an internal power supply voltage). Up to the level of IVcc). Therefore, in the conventional sense amplifier control circuit having the configuration shown in FIGS. 1 and 2, noise is reduced by reducing the peak current in the PS / A driver 500 when the external power supply voltage EVcc is relatively higher than the internal power supply voltage IVcc. The effect is to reduce.

그러나, 상기와 같은 종래의 회로는 칩 외부로부터 공급되는 외부 전원전압 EVcc가 낮을 때에도 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 레벨이 전술한 식 1과 같이 되므로써 P-S/A 드라이버 500을 구성하고 있는 피모오스 트랜지스터가 충분하게 구동되지 않게 된다. 이와 같은 원인에 의해 P-S/A 드라이버 500이 충분하게 구동되지 않으면 비트라인 센스앰프 600내 P-S/A의 입력노드 LA의 레벨이 기준전압 Vrefp의 레벨(내부 전원전압 IVcc의 레벨)까지 충전(Charge-up)되는데 많은 시간이 소요되어 액티브 리스토아(Active restore) 시간이 부족해 질 수 있으며, 디바이스의 직류 파라메터에 매우 나쁜 영향을 주게되는 문제점이 발생된다.However, the conventional circuit as described above constitutes the PS / A driver 500 by the level of the output node ΦLAPG of the PS / A driver control circuit 400C as shown in Equation 1 above, even when the external power supply voltage EVcc supplied from the outside of the chip is low. The PMOS transistors are not driven sufficiently. If the PS / A driver 500 is not sufficiently driven by this cause, the level of the input node LA of the PS / A in the bit line sense amplifier 600 is charged to the level of the reference voltage Vrefp (the level of the internal power supply voltage IVcc). It takes a lot of time to up, which can lead to a lack of active restore time, which can have a very bad effect on the device's direct current parameters.

따라서, 본 발명의 목적은 외부로부터 반도체 메모리 장치로 인가되는 외부 전원전압 EVcc의 레벨에 적응하여 센스앰프 드라이버의 구동전류를 고속으로 제어하는 센스댐프 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a sense damping control circuit which controls the driving current of the sense amplifier driver at high speed by adapting to the level of the external power supply voltage EVcc applied from the outside to the semiconductor memory device.

본 발명의 다른 목적은 외부로부터 반도체 메모리 장치로 인가되는 외부 전원전압 EVcc의 레벨에 적응하여 센스앰프 드라이버의 구동전압을 고속으로 제어하므로써 액티브 리스토아 시간을 감축하는 센스앰프 제어회로를 제공함에 있다.Another object of the present invention is to provide a sense amplifier control circuit which reduces the active restore time by controlling the driving voltage of the sense amplifier driver at high speed in accordance with the level of the external power supply voltage EVcc applied from the outside to the semiconductor memory device.

본 발명의 또다른 목적은 외부 전원전압의 입력에 응답하여 내부 전원전압을 발생하는 반도체 메모리 장치에 있어서 메모리 셀과 센스앰프에 인가되는 전압을 제1레벨로 제어하여 센싱동작시의 피크전류를 최소화하고, 상기 외부 전원전압의 레벨이 비교적 낮을 시에 메모리 셀과 센스앰프에 인가되는 전압을 상기 제1레벨보다 더 높은 제2레벨로 제어하여 센스앰프의 동작이 신속 정확하게 이루어지도록 함과 동시에 액티브 리스토아 시간을 감축하는 센스앰프 제어회로를 제공함에 있다.Another object of the present invention is to minimize the peak current during the sensing operation by controlling the voltage applied to the memory cell and the sense amplifier to a first level in a semiconductor memory device that generates an internal power supply voltage in response to an input of an external power supply voltage. When the level of the external power supply voltage is relatively low, the voltage applied to the memory cell and the sense amplifier is controlled to a second level higher than the first level so that the operation of the sense amplifier can be performed quickly and accurately. It is to provide a sense amplifier control circuit for reducing the storage time.

본 발명의 또다른 목적은 메모리 셀과 센스앰프에 일정한 전압을 공급하는 센스앰프 드라이버를 구동하여 센싱동작시 상기 센스앰프 드라이버의 동작에 의해 피크전류가 발생한 후 소정시간이 경과되었을 때 상기 센스앰프 구동전압의 레벨을 조절하여 액티브 리스토아 시간을 감축하는 센스앰프 제어회로를 제공함에 있다.It is still another object of the present invention to drive a sense amplifier driver supplying a constant voltage to a memory cell and a sense amplifier to drive the sense amplifier when a predetermined time elapses after a peak current is generated by the operation of the sense amplifier driver during sensing operation. It is to provide a sense amplifier control circuit for reducing the active restore time by adjusting the voltage level.

본 발명의 원리에 따른 모든 센스앰프 제어회로는 반도체 메모리 장치의 외부로부터 인가되는 외부 전원전압에 의해 칩내부의 동작전원전압을 발생하는 내부 전원전압 발생회로를 구비하는 반도체 메모리 장치에 유용하게 사용될 것이다.All sense amplifier control circuits according to the principles of the present invention will be usefully used in a semiconductor memory device having an internal power supply voltage generation circuit for generating an operating power supply voltage inside the chip by an external power supply voltage applied from the outside of the semiconductor memory device. .

상기의 목적을 달성하기 위한 본 발명의 센스앰프 제어회로는 소정의 제어신호에 의해 동작되는 센스앰프와; 외부 전원전압을 입력하며 제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 센스앰프 구동수단과; 상기 메모리 셀을 활성화하기 위한 외부의 활성화 신호에 의해 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스 제어신호를 출력하는 레벨제어수단과; 상기 외부 전원전압과 결함검출전압을 비교하여 외부 전원전압의 레벨을 검출 유지하는 전원전압 감지수단과; 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스 제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 증폭하여 상기 메모리 셀에 공급되는 전압을 고속으로 천이 하는 센스앰프 구동 제어 수단으로 구성함을 특징으로 한다.The sense amplifier control circuit of the present invention for achieving the above object comprises a sense amplifier operated by a predetermined control signal; A sense amplifier driving means for inputting an external power supply voltage and driven by input of a control voltage to drive the sense amplifier; And selectively generating first and second trigger signals by comparing the sense amplifier driving signal with a preset reference voltage by an external activation signal for activating the memory cell, and in response to the first and second trigger signals. Level control means for outputting a bias control signal; Power supply voltage sensing means for detecting and maintaining a level of an external power supply voltage by comparing the external power supply voltage with a defect detection voltage; An output is connected to a control voltage terminal of the sense amplifier driving means, and maintains the control voltage constant in response to input of the first and second trigger signals and the bias control signal, which are selectively generated, and responds to the level detection signal. And a sense amplifier driving control means for amplifying the control voltage and rapidly shifting the voltage supplied to the memory cell.

본 발명의 원리에 의해 다르게 구성되는 센스앰프 제어회로는 소정의 제어신호에 의해 동작되는 센스앰프와; 외부 전원전압을 입력하며 제1제어전압의 입력에 구동되어 상기 센스앰프를 구동하는 제1센스앰프 구동수단 및 상기 제1센스앰프에 병렬 접속되어 상기 제2제어전압의 입력에 의해 상기 센스앰프를 구동하는 제2센스앰프 구동수단과; 상기 메모리 셀을 활성화 하기 위한 외부의 활성화 신호에 의해 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스 제어신호를 출력하는 레벨 제어수단과; 상기 외부 전원전압에 결함검출전압을 비교하여 외부 전원전압의 레벨을 검출 유지하는 전원전압 감지 수단과; 상기 센스앰프 구동수단의 제어전압 단자에 출력이 접속되며, 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스 제어신호의 입력에 의해 소정의 레벨로 유지되는 제1제어전압을 상기 제1센스앰프 구동수단으로 출력하고, 상기 레벨검출신호에 응답하여 제2제어전압을 상기 제2센스앰프 구동수단으로 공급하여 상기 메모리 셀에 공급되는 전압을 고속으로 천이 하는 센스앰프 구동 제어 수단으로 구성함을 특징으로 한다.According to the principles of the present invention, a sense amplifier control circuit may include: a sense amplifier operated by a predetermined control signal; A first sense amplifier driving means for inputting an external power supply voltage and driven by an input of a first control voltage to drive the sense amplifier, and connected in parallel with the first sense amplifier to input the sense amplifier by input of the second control voltage; A second sense amplifier driving means for driving; And selectively generating first and second trigger signals by comparing the sense amplifier driving signal with a preset reference voltage by an external activation signal for activating the memory cell, and in response to the first and second trigger signals. Level control means for outputting a bias control signal; Power supply voltage sensing means for detecting and maintaining a level of an external power supply voltage by comparing the defect detection voltage with the external power supply voltage; An output is connected to a control voltage terminal of the sense amplifier driving means, and the first sense voltage is applied to a first control voltage which is selectively maintained at a predetermined level by input of first and second trigger signals and the bias control signal. And a sense amplifier driving control means for outputting to the amplifier driving means, supplying a second control voltage to the second sense amplifier driving means in response to the level detection signal, and rapidly shifting the voltage supplied to the memory cell. It features.

본 발명의 또다른 원리에 의해 구성되는 센스앰프 제어회로는 소정의 제어신호에 의해 동작되는 센스앰프와; 외부 전원전압을 입력하며 제1레벨의 제어전압의 입력에 의해 상기 센스앰프를 구동하여 상기 메모리 셀에 제1레벨의 전압을 공급하여 센싱토록하고, 제2레벨의 제어전압의 입력에 응답 구동되어 상기 메모리 셀에 제2레벨의 전압을 리스토아 전압으로 공급토록 상기 센스앰프를 구동하는 센스앰프 구동 수단과; 상기 메모리 셀을 활성화하기 위한 외부의 활성화 신호에 의해 상기 센스앰프 구동신화와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스 제어신호를 출력하는 레벨제어수단과; 상기 센스앰프 구동 수단의 제어전압단자에 출력이 접속되어 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스 제어신호의 입력에 응답하여 상기 제어전압을 제1레벨로 일정하게 유지하는 제1센스앰프 구동 제어 수단과; 상기 제1트리거 신호를 소정 지연하여 상기 제1센스앰프 구동 제어 수단의 제1레벨로 유지된 제어전압을 상기 제1레벨보다 더 낮은 제2레벨로 천이 시키는 제2센스앰프 구동 제어 수단으로 구성함을 특징으로 한다.According to another principle of the present invention, a sense amplifier control circuit includes: a sense amplifier operated by a predetermined control signal; Inputs an external power supply voltage and drives the sense amplifier by inputting a control voltage of a first level to supply a voltage of a first level to the memory cell for sensing; and drives in response to an input of a control voltage of a second level. Sense amplifier driving means for driving the sense amplifier to supply a voltage of a second level to the memory cell as a restore voltage; The first and second trigger signals are selectively generated by comparing the sense amplifier driving signal with a preset reference voltage by an external activation signal for activating the memory cell, and in response to the first and second trigger signals. Level control means for outputting a bias control signal; A first sense in which an output is connected to a control voltage terminal of the sense amplifier driving means to keep the control voltage constant at a first level in response to input of the first and second trigger signals and the bias control signal selectively generated; Amplifier drive control means; And a second sense amplifier drive control means for delaying the first trigger signal by a predetermined delay to shift the control voltage maintained at the first level of the first sense amplifier drive control means to a second level lower than the first level. It is characterized by.

본 발명의 또다른 원리에 의해 구성되는 센스앰프 제어회로는 소정의 제어신호에 의해 동작되는 센스앰프와; 외부 전원전압을 입력하며 제1레벨의 제어전압의 입력에 의해 상기 센스앰프를 구동하여 상기 메모리 셀에 제1레벨의 전압을 공급하여 센싱토록하고, 제2레벨의 제어전압의 입력에 응답 구동되어 상기 메모리 셀에 제2레벨의 전압을 리스토아 전압으로 공급토록 상기 센스앰프를 구동하는 센스앰프 구동수단과; 상기 메모리 셀을 활성화하기 위한 외부의 활성화 신호에 의해 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스제어신호를 출력하는 레벨 제어수단과; 상기 외부 전원전압과 미리 설정된 결함검출전압을 비교하여 외부 전원전압의 레벨을 검출 유지하는 전원전압감지수단과; 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되어 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 제1레벨로 일정하게 유지하는 제1센스앰프 구동 제어 수단과; 상기 레벨검출신호의 출력과 상기 제1트리거 신호를 논리 조합하여 소정 시간이 경과된 후 상기 제1센스앰프 구동 제어 수단에서 제1레벨로 유지된 제어전압을 상기 제1레벨보다 더 낮은 제2레벨로 천이 시키는 제2센스앰프 구동 제어 수단으로 구성함을 특징으로 한다.According to another principle of the present invention, a sense amplifier control circuit includes: a sense amplifier operated by a predetermined control signal; Inputs an external power supply voltage and drives the sense amplifier by inputting a control voltage of a first level to supply a voltage of a first level to the memory cell for sensing; and drives in response to an input of a control voltage of a second level. Sense amplifier driving means for driving the sense amplifier to supply a voltage of a second level to the memory cell as a restore voltage; And selectively generating first and second trigger signals by comparing the sense amplifier driving signal with a preset reference voltage by an external activation signal for activating the memory cell, and in response to the first and second trigger signals. Level control means for outputting a bias control signal; Power supply voltage sensing means for detecting and maintaining a level of an external power supply voltage by comparing the external power supply voltage with a preset defect detection voltage; A first sense in which an output is connected to a control voltage terminal of the sense amplifier driving means to keep the control voltage constant at a first level in response to input of the first and second trigger signals and the bias control signal selectively generated; Amplifier drive control means; A second level lower than the first level of the control voltage maintained at the first level by the first sense amplifier driving control means after a predetermined time has elapsed by logically combining the output of the level detection signal and the first trigger signal; And a second sense amplifier drive control means for shifting to the second sense amplifier.

이하 본 발명에 따른 바람직한 여러 가지의 실시예들을 첨부한 제4도 내지 제16도를 참조하여 상세하게 설명한다. 상기한 도면들을 참조하여 본 발명에 따른 다수의 실시예들을 설명함에 있어서 전술한 제1도 및 제2도에 도시된 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조번호를 사용한다는 것에 유의하기를 바란다.Hereinafter, various preferred embodiments of the present invention will be described in detail with reference to FIGS. 4 to 16. In describing a plurality of embodiments according to the present invention with reference to the above drawings, the same reference numerals are used for those having substantially the same configuration and function as the components shown in FIGS. 1 and 2. Please note that.

[실시예 1]Example 1

제4도는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로도로서, 이는 P-S/A 제어회로 400과, 활성화 제어신호의 입력에 응답하여 전압검출펄스 ΦP1과 전압비교제어펄스ΦP2 및 래치신호 ΦLE를 순차적으로 발생하는 전압검출제어회로 100과, 상기 전압검출펄스 ΦP1과 상기 전압비교제어펄스 ΦP2의 입력에 응답하여 미리 설정된 결함검출전압(defect detecting voltage) Vdet와 외부 전원전압 EVcc의 레벨을 비교하여 외부 전원전압의 상태에 따른 레벨검출신호 ΦDET를 출력하는 전압검출회로 200과, 상기 검출된 레벨검출신호 ΦDET를 상기 래치신호 ΦLE에 응답하여 유지 출력하는 레벨검출 유지회로 300으로 구성되며, 상기 레벨검출 유지회로 300으로부터 출력되는 레벨 검출 유지 신호 ΦL은 상기 P-S/A 제어회로 400에 위치된 P-S/A 드라이버 제어회로 400C의 제1피모오스 트랜지스터 422의 게이트에 접속되어 있다.4 is a sense amplifier control circuit diagram of a semiconductor memory device according to the present invention, which sequentially processes the PS / A control circuit 400, the voltage detection pulse? P1, the voltage comparison control pulse? P2, and the latch signal? LE in response to the input of the activation control signal. In response to the input of the voltage detection control circuit 100 and the input of the voltage detection pulse Φ P1 and the voltage comparison control pulse Φ P2 generated by comparing the level of the defect detecting voltage Vdet and the external power supply voltage EVcc preset And a voltage detection circuit 200 for outputting a level detection signal? DET according to a voltage state, and a level detection retention circuit 300 for holding and outputting the detected level detection signal? DET in response to the latch signal? LE. The level detection holding signal? L output from 300 is the first pico of the PS / A driver control circuit 400C located in the PS / A control circuit 400. It is connected to the gate of the transistor 422.

제5도는 제2도에 도시된 전압검출제어회로 100과, 전압검출회로 200 및 레벨검출 유지회로 300의 일부분의 동작 타이밍도이다.5 is an operation timing diagram of a part of the voltage detection control circuit 100, the voltage detection circuit 200 and the level detection holding circuit 300 shown in FIG.

제6도는 제4도에 도시된 전압검출 제어회로의 상세 회로도이다. 제6도의 ΦM은 전압검출제어회로 100을 동작시키기 위한 마스터 클럭으로서 이는 반도체 메모리 장치의 외부로부터 공급되는 활성화 제어신호가 활성화되었을 때 제5도와 같이 하이로 활성화되는 신호이다. 여기서, 상기의 활성화 제어신호는 로우 어드레스 스트로브 신호(RASB : ROW ADDRESS STROBE SIGNAL BAR)로서, 상기 로우 어드레스 스트로브 신호(RASB)가 제5도와 같이 액티브 로우로 천이 되면 상기 마스터 클럭 ΦM은 제5도에 도시된 바와 같이 하이로 천이 된다. 상기 마스터 클럭 ΦM은 홀수개의 인버터 101~103n-1로 구성된 제1인버터 체인의 입력노드와 2입력 낸드게이트 104의 제1입력노드에 접속되어 있다. 상기 낸드게이트 104의 또다른 입력노드는 상기 제1인버터 체인의 출력노드에 접속되어 있다. 따라서, 상기 낸드게이트 104는 활성화 신호에 의해 상기 마스터 클럭 ΦM이 하이로 되면 소정 듀레이션을 갖는 로우의 펄스를 출력노드에 접속된 인버터 105, 2입력 노아 게이트 110의 제1입력노드 및 짝수개의 인버터 106~109로 구성된 제2인버터 체인의 입력노드로 각각 공급한다. 이때, 상기 제2인버터 체인의 출력노드는 상기 2입력 노아 게이트 110의 제2입력노드에 접속되어 있다. 따라서, 상기 마스터 클럭 ΦM이 제5도와 같이 하이로 천이 되면 상기 낸드게이트 104의 출력노드에 접속된 인버터 105는 제5도에 도시한 바와 같이 상기 마스터 클럭 ΦM의 입력으로부터 소정 시간이 지연된 하이상태의 전압검출펄스 ΦP1을 발생함을 알 수 있다. 또한, 제2인버터 체인의 홀수 번째에 위치된 인버터의 출력노드로부터는 상기 전압검출펄스 ΦP1보다 소정 지연된 전압비교제어펄스 ΦP2가 출력되며, 노아 게이트 110으로부터 상기 전압검출펄스 ΦP1과 전압비교제어펄스 ΦP2가 겹쳐지는 구간 동안 하이의 상태를 갖는 래치신호 ΦLE가 순차적으로 출력됨을 알 수 있다. 이들의 출력타이밍도는 제5도와 같으며, 이들의 출력은 반도체 메모리 장치가 활성화되었을 때 외부 전원전압 EVcc의 레벨을 검출하는 제어신호들로서 매우 유용하게 사용될 것이다. 이때, 상기 제6도에 도시된 모든 게이트들은 내부 전원전압의 입력에 의해 동작되는 것임을 밝혀둔다.FIG. 6 is a detailed circuit diagram of the voltage detection control circuit shown in FIG. ΦM in FIG. 6 is a master clock for operating the voltage detection control circuit 100, which is a signal activated high as shown in FIG. 5 when an activation control signal supplied from the outside of the semiconductor memory device is activated. Here, the activation control signal is a row address strobe signal (RASB: ROW ADDRESS STROBE SIGNAL BAR). When the row address strobe signal (RASB) transitions to active low as shown in FIG. The transition is made high as shown. The master clock phi M is connected to an input node of a first inverter chain consisting of an odd number of inverters 101 to 103 n-1 and a first input node of a two input NAND gate 104. Another input node of the NAND gate 104 is connected to an output node of the first inverter chain. Accordingly, when the master clock Φ M becomes high due to an activation signal, the NAND gate 104 receives a low pulse having a predetermined duration from an inverter 105 connected to an output node, a first input node of a two-input NOR gate 110, and an even number of inverters 106. Supply them to the input nodes of the second inverter chain each composed of ˜109. At this time, the output node of the second inverter chain is connected to the second input node of the two-input NOR gate 110. Therefore, when the master clock? M transitions high as shown in FIG. 5, the inverter 105 connected to the output node of the NAND gate 104 is in a high state in which a predetermined time is delayed from the input of the master clock? M as shown in FIG. It can be seen that the voltage detection pulse Φ P1 is generated. In addition, the voltage comparison control pulse Φ P2 delayed by a predetermined delay from the voltage detection pulse Φ P1 is output from the output node of the inverter located in the odd-numbered number of the second inverter chain, and the voltage detection pulse Φ P1 and the voltage comparison control pulse Φ P2 from the Noah gate 110. It can be seen that the latch signal? LE having a high state is sequentially output during the overlapping period. Their output timing is shown in FIG. 5, and their output will be very useful as control signals for detecting the level of the external power supply voltage EVcc when the semiconductor memory device is activated. At this time, it is noted that all the gates shown in FIG. 6 are operated by the input of the internal power supply voltage.

제7도는 제4도에 도시된 전압검출회로의 상세도로서, 이는 제6도의 전압검출제어회로 100으로부터 출력되는 전압검출펄스 ΦP1과 전압비교제어펄스 ΦP2의 출력에 응답하여 외부 전원전압 EVcc의 레벨이 비정상 혹은 정상인가를 검출하는데 매우 유용하게 사용되는 것으로, 이 동작은 하기와 같다.7 is a detailed view of the voltage detection circuit shown in FIG. 4, which is a level of the external power supply voltage EVcc in response to the output of the voltage detection pulse Φ P1 and the voltage comparison control pulse Φ P2 output from the voltage detection control circuit 100 of FIG. It is very useful to detect this abnormality or normality, and this operation is as follows.

제7도에 도시된 엔모오스 트랜지스터 204는 제5도와 같은 하이 상태의 전압검출펄스 ΦP1이 게이트로 입력되며 턴온되어 드레인-소오스간의 채널을 형성한다. 이때, 외부 전원전압 EVcc로부터 상기 엔모오스 트랜지스터 204의 드레인으로 다이오드 접속된 피모오스 트랜지스터들 201, 202, 203들의 턴온되어 진다. 따라서, 전압검출펄스 ΦP1이 하이상태로 입력되면 상기 트랜지스터들 201, 202, 203 및 엔모오스 트랜지스터 204의 저항비율에 따른 전압이 출력노드 210으로부터 출력된다. 이때, 상기 출력노드 210으로부터 출력되는 전압은 외부 전원전압 EVcc의 레벨에 따라 변화되는 것으로, 외부 전원전압 EVcc의 입력 레벨이 변회되면 이에 비례하여 변화된다. 따라서, 상기 출력노드 210으로부터는 상기 외부 전원전압 EVcc의 레벨에 대응한 전압이 출력되며, 이는 곧 피모오스 트랜지스터 205, 206과 엔모오스 트랜지스터 207, 208, 209등으로 구성된 차동증폭기의 엔모오스 트랜지스터 207의 게이트에 인가된다.In the enMOS transistor 204 shown in FIG. 7, the high voltage detection pulse? P1 as shown in FIG. 5 is input to the gate and turned on to form a channel between the drain and the source. At this time, the diode-connected PMOS transistors 201, 202, and 203 are turned on from the external power supply voltage EVcc to the drain of the NMOS transistor 204. Therefore, when the voltage detection pulse Φ P1 is input in a high state, a voltage corresponding to the resistance ratio of the transistors 201, 202, 203, and the NMOS transistor 204 is output from the output node 210. At this time, the voltage output from the output node 210 is changed according to the level of the external power supply voltage EVcc, and changes proportionally when the input level of the external power supply voltage EVcc is changed. Accordingly, a voltage corresponding to the level of the external power supply voltage EVcc is output from the output node 210, which is an NMOS transistor 207 of a differential amplifier composed of PMOS transistors 205 and 206 and NMOS transistors 207, 208, and 209. Is applied to the gate of.

상기 차동증폭기내의 엔모오스 트랜지스터 208의 게이트에는 차동증폭기의 기준전압으로 설정된 결함검출전압 Vdet가 인가된다. 상기 결함검출전압 Vdet는 외부 전원전압 EVcc가 특정레벨 이상의 값을 유지할 때 거의 일정한 전압을 발생하는 기준전압 발생기 혹은 내부 전원전압 발생기의 출력전압으로서, 후술하는 제10도의 설명에 의해 보다 용이하게 이해될 것이다. 제5도와 같이 전압검출펄스 ΦP1보다 다소 지연 발생되는 하이의 전압비교제어펄스 ΦP2가 엔모오스 트랜지스터 209의 게이트에 입력되면 상기 차동증폭기가 인에이블되어 엔모오스 트랜지스터 207과 208의 게이트로 각각 입력되는 전압을 비교하여 그 결과를 출력노드에 접속된 인버터 211에 공급한다. 상기와 같이 구성된 차동증폭기는 전압비교제어펄스 ΦP2의 입력에 의해 인에이블되어 상기 노드 210의 전압과 결함검출전압 Vdet의 전압을 비교하여 그 결과에 따른 레벨검출신호 ΦDET를 출력한다. 예를 들면, 상기 피모오스 트랜지스터 201의 소오스에 접속된 외부 전원전압 EVcc가 높아 출력노드 210의 전압이 미리 설정된 상기 결함검출전압 Vdet보다 높으면 상기 인버터 211로부터 출력되는 레벨검출신호 ΦDET는 논리 로우로 출력된다. 만약, 출력노드 210의 전압이 상기 결함검출전압 Vdet보다 낮으면 상기 인버터 211로부터 출력되는 레벨검출신호 ΦDET는 논리 하이로 출력된다. 따라서, 상기 제7도와 같이 구성된 전압검출회로 200은 활성화 제어신호가 액티브 상태일 때 응답하여 엔모오스 트랜지스터 201~203, 엔모오스 트랜지스터 204의 저항비율에 따라서 얻어진 외부 전원전압 EVcc가 결함검출전압 Vdet 보다 높거나 낮은 상태인지를 검출하게됨을 알 수 있다. 상기와 같은 구성 및 동작에 의해 검출된 레벨검출신호 ΦDET는 다음의 활성화 제어신호가 액티브 되는 기간동안 유지(Latch)하는 레벨검출 유지회로 300으로 공급된다. 상기 레벨검출 유지회로 300의 구성 및 이에 따른 동작은 하기 제8도와 같다.The defect detection voltage Vdet set as the reference voltage of the differential amplifier is applied to the gate of the NMOS transistor 208 in the differential amplifier. The defect detection voltage Vdet is an output voltage of a reference voltage generator or an internal power supply voltage generator that generates a substantially constant voltage when the external power supply voltage EVcc maintains a value higher than or equal to a specific level, which will be more easily understood by the description of FIG. will be. As shown in FIG. 5, when the high voltage comparison control pulse Φ P2, which is slightly delayed than the voltage detection pulse Φ P1, is input to the gate of the NMOS transistor 209, the differential amplifier is enabled and the voltage input to the gates of the NMOS transistors 207 and 208, respectively. Are compared and the result is supplied to the inverter 211 connected to the output node. The differential amplifier configured as described above is enabled by the input of the voltage comparison control pulse Φ P2 and compares the voltage of the node 210 with the voltage of the defect detection voltage Vdet, and outputs the level detection signal Φ DET according to the result. For example, when the external power supply voltage EVcc connected to the source of the PMOS transistor 201 is high and the voltage of the output node 210 is higher than the predetermined defect detection voltage Vdet, the level detection signal Φ DET output from the inverter 211 is output as logic low. do. If the voltage of the output node 210 is lower than the defect detection voltage Vdet, the level detection signal? DET output from the inverter 211 is output at a logic high. Accordingly, the voltage detection circuit 200 configured as shown in FIG. 7 responds to the activation control signal when the active control signal is in an active state. It can be seen that the detection is high or low. The level detection signal .phi.DET detected by the above configuration and operation is supplied to the level detection holding circuit 300 which latches during the period during which the next activation control signal is activated. The configuration of the level detection sustain circuit 300 and its operation are shown in FIG. 8.

제8도는 제1도에 도시된 레벨검출 유지회로의 상세도로서, 이는 제7도의 전압검출회로 200으로부터 출력되는 레벨검출신호 ΦDET를 래치신호 ΦLE가 하이로 액티브일 때 래치 하여 P-S/A 제어회로 400내의 P-S/A 드라이버 제어회로 400C의 출력전압을 제어하는데 유용하게 사용되며, 이의 상세한 동작은 하기와 같다.FIG. 8 is a detailed view of the level detection holding circuit shown in FIG. 1, which latches the level detection signal? DET output from the voltage detection circuit 200 of FIG. 7 when the latch signal? LE is active high. It is usefully used to control the output voltage of the PS / A driver control circuit 400C within 400, and the detailed operation thereof is as follows.

제5도와 같이 레벨검출신호 ΦDET보다 선행하여 논리 하이 상태로 출력되는 래치신호 ΦLE는 전송게이트로 구성된 엔모오스 트랜지스터 302의 게이트로 공급됨과 동시에 인버터 310에 의해 반전되어 피모오스 트랜지스터 302의 게이트로 입력된다. 따라서, 상기 전송게이트는 상기 제7도와 같은 구성으로부터 출력되는 레벨검출신호 ΦDET를 출력노드에 인버터 304, 0305의 구성으로 접속된 래치회로로 전송한다. 상기 인버터 304, 305들은 입력된 레벨검출신호 ΦDET를 래치 하여 출력노드에 접속된 인버터 306을 통하여 반전 출력한다. 상기 인버터 306으로부터 출력되는 래치된 레벨검출신호 ΦDET는 피모오스 트랜지스터 307, 308과 엔모오스 트랜지스터 309, 311 및 인버터 310으로 구성된 레벨변환기(level shift circuit)의 입력노드로 공급된다. 상기 제8도의 구성에서 주목하여야 할 것은 모든 논리 게이트들의 동작전압이 내부 전원전압 IVcc을 공급받는다는 것이다.As shown in FIG. 5, the latch signal phi LE output in a logic high state in advance of the level detection signal phi DET is supplied to the gate of the NMOS transistor 302 configured as the transfer gate and is inverted by the inverter 310 and input to the gate of the PMOS transistor 302. . Accordingly, the transfer gate transmits the level detection signal? DET output from the configuration as shown in FIG. 7 to the latch circuit connected to the output node in the configurations of inverters 304 and 0305. The inverters 304 and 305 latch the input level detection signal .phi.DET and invert the output through the inverter 306 connected to the output node. The latched level detection signal φ DET output from the inverter 306 is supplied to an input node of a level shift circuit composed of PMOS transistors 307 and 308, enMOS transistors 309, 311, and inverter 310. It should be noted that in the configuration of FIG. 8, the operating voltages of all logic gates are supplied with the internal power supply voltage IVcc.

상기와 같이 구성된 레벨변환기는 내부 전원전압 IVcc의 레벨로 래치된 레벨검출신호 ΦDET를 엔모오스 트랜지스터 309의 게이트와 인버터 310의 입력노드로 입력받아 외부 전원전압 EVcc의 레벨로 변환 래치된 레벨 검출유지신호ΦL을 피모오스 트랜지스터 308과 엔모오스 트랜지스터 311의 접속노드로부터 출력한다. 예컨대, 전술한 레벨검출신호 ΦDET가 하이이면 레벨 검출 유지 신호 ΦL은 외부 전원전압 EVcc의 레벨로서의 하이로 출력되며, 입력이 반대이면 그 출력도 반전된다. 따라서, 제8도와 같이 구성된 레벨검출 유지회로 300으로부터 출력되는 레벨검출 유지신호 ΦL은 외부 전원전압 EVcc의 레벨로 시프트 되어 유지되는 것임을 알 수 있다. 상기와 같이 래치되어 출력레벨이 외부 전원전압 EVcc의 레벨로 시프트된 레벨검출 유지신호 ΦL은 제4도와 같이 구성된 P-S/A 제어회로 400내 P-S/A 드라이버 제어회로 400C의 제어신호로 인가된다.The level converter configured as described above converts the level detection signal ΦDET latched to the level of the internal power supply voltage IVcc into the gate of the enMOS transistor 309 and the input node of the inverter 310, and converts it to the level of the external power supply voltage EVcc. L is output from the connection node of the PMOS transistor 308 and the NMOS transistor 311. For example, when the above-described level detection signal? DET is high, the level detection sustain signal? L is output as high as the level of the external power supply voltage EVcc. If the input is reversed, the output is also inverted. Accordingly, it can be seen that the level detection sustain signal? L output from the level detection sustain circuit 300 configured as shown in FIG. 8 is shifted to and maintained at the level of the external power supply voltage EVcc. The level detection sustain signal? L latched as described above and shifted to the level of the external power supply voltage EVcc is applied as a control signal of the P-S / A driver control circuit 400C in the P-S / A control circuit 400 configured as shown in FIG.

제9도는 본 발명의 제1실시예에 따른 센스앰프 제어회로의 상세도로서, 이는 제4도에 도시된 전원전압검출수단의 최종출력단인 레벨검출 유지회로 300으로부터 출력되는 레벨검출 유지신호 ΦL이 P-S/A 제어회로 400내에 위치된 P-S/A 드라이버 제어회로 400C내에서 소오스가 외부 전원전압 EVcc에 접속되고 드레인이 제2피모오스 트랜지스터 422의 소오스에 접속된 제1피모오스 트랜지스터 421의 게이트에 접속된 것을 특징으로 한다.9 is a detailed view of the sense amplifier control circuit according to the first embodiment of the present invention, in which the level detection sustain signal? L output from the level detection sustain circuit 300, which is the final output terminal of the power supply voltage detection means shown in FIG. The PS / A driver control circuit 400C located in the PS / A control circuit 400C is connected to the gate of the first PMOS transistor 421 whose source is connected to the external power supply voltage EVcc and its drain is connected to the source of the second PMOS transistor 422. It is characterized by.

즉, 제2도에 도시된 P-S/A 제어회로 400은 전술한 바와 같이 센싱 인에이블 신호 ΦS가 논리 하이로 활성화되면 트리거 회로 400B의 출력노드 423은 하이 상태로 천이 되어 외부 전원전압 EVcc의 레벨 변화에 관계없이 제1, 제2피모오스 트랜지스터 421, 422와 엔모오스 트랜지스터 415, 416의 채널을 통한 직류 패스가 형성되어 P-S/A 드라이버 제어회로 400C내의 출력노드 ΦLAPG의 레벨은 전술한 식 1과 같이 되었다. 상기와 같은 동작은 전술한 바와 같이 P-S/A 드라이버 500인 피모오스 트랜지스터의 게이트-소오스간의 전압 Vgs의 변화를 최소화(외부 전원전압 EVcc의 변화량에 대하여 Vgs의 변화량을 최소화함)하여 외부 전원전압 EVcc가 비교적 높은 전압 레벨인 경우에는 센싱피크전류를 감소시키지만, 상기 외부 전원전압 EVcc가 낮은 레벨인 경우에서는 P-S/A 드라이버 500내의 피모오스 트랜지스터의 소오스-드레인간의 전압 Vds가 상대적으로 줄어들게 되어 P-S/A의 노드 LA를 내부 전원전압의 레벨 Vrefp까지 차지업하는 데는 비교적 많은 시간이 소요되어 메모리 셀의 액티브 리스토아 시간이 많이 걸리는 문제가 발생한다.That is, in the PS / A control circuit 400 shown in FIG. 2, when the sensing enable signal ΦS is activated to be logic high as described above, the output node 423 of the trigger circuit 400B transitions to a high state to change the level of the external power supply voltage EVcc. Irrespective of this, direct current paths are formed through the channels of the first and second PMOS transistors 421 and 422 and the NMOS transistors 415 and 416 so that the level of the output node Φ LAPG in the PS / A driver control circuit 400C is expressed as in Equation 1 above. It became. As described above, the external power supply voltage EVcc is minimized by minimizing the change in the voltage Vgs between the gate and the source of the PMOS transistor of the PS / A driver 500 (minimizing the change in Vgs with respect to the external power supply voltage EVcc). Is a relatively high voltage level, the sensing peak current is reduced, but when the external power supply voltage EVcc is a low level, the voltage Vds between the source and the drain of the PMOS transistor in the PS / A driver 500 is relatively decreased, thereby reducing the PS / A. It takes a relatively long time to charge up the node LA up to the level Vrefp of the internal power supply voltage, which causes a large amount of active restore time of the memory cell.

그러나, 상기 제9도와 같이 구성된 본 발명의 P-S/A 제어회로 400은 상기와 같은 문제점이 해소되도록 동작된다. 본 발명에서는 이미 외부 전원전압 EVcc가 결함검출전압 Vdet의 이하 혹은 이상으로 되는 상태를 검출하여 래치 유지하는 동작을 살펴보았다. 본 발명에서는 외부 전원전압 EVcc의 검출레벨에 따라 하이 혹은 로우의 상태로 래치 되는 레벨검출 유지신호 ΦL을 상기 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421의 게이트에 인가하여 외부 전원전압 EVcc의 레벨의 상태에 따라 센싱피크전류를 감소시키거나, 액티브 리스토아 시간을 단축시키도록 동작된다.However, the P-S / A control circuit 400 of the present invention configured as shown in FIG. 9 operates to solve the above problems. In the present invention, the operation of latching and detecting a state in which the external power supply voltage EVcc becomes below or above the defect detection voltage Vdet has been described. In the present invention, the level detection sustain signal? L latched in a high or low state according to the detection level of the external power supply voltage EVcc is applied to the gate of the first PMOS transistor 421 in the PS / A driver control circuit 400C to supply the external power supply voltage EVcc. The sensing peak current may be reduced or the active restore time may be shortened depending on the level of?.

본 발명에 따라 제9도와 같이 구성된 회로에 있어서, P-S/A 제어회로 400내의 블록들중 비교기 400A, 트리거 회로 400B, 비교기인 인에이블회로 400D, 레벨 시프트 회로 400E, 바이어스 회로 400F들의 구성은 센싱 인에이블 신호 ΦS의 입력에 응답하여 P-S/A 드라이버 제어회로 400C의 출력전압의 레벨을 제어하는 것으로 이미 알려져 있는 바 특허 청구의 범위에서는 레벨 제어수단으로 명명될 것이다.In the circuit constructed as shown in FIG. 9 according to the present invention, among the blocks in the PS / A control circuit 400, the comparator 400A, the trigger circuit 400B, the enable circuit 400D which is a comparator, the level shift circuit 400E, and the bias circuit 400F are the sensing in It is already known in the claims to control the level of the output voltage of the PS / A driver control circuit 400C in response to the input of the enable signal .phi.S.

제10도는 제4도 내지 제9도에 의한 동작을 설명하기 위한 전압레벨의 특성도를 나타낸 것으로서, 외부 전원전압 EVcc에 대한 기준전압 Vrefp의 변화와 외부 전원전압 EVcc의 결함검출전압 Vdet의 그래프도이다. 상기 제10도를 살피면 기준전압 Vrefp는, 외부로부터 반도체 메모리 장치의 내부로 공급되는 외부 전원전압 EVcc가 특정한 레벨 이상으로 입력될 때 일정하게 유지되는 것을 알 수 있다. 상기 기준전압 Vrefp는 전술한 바와 같이 반도체 메모리 장치내에 위치된 내부 전원전압 발생기(도시하지 않았음)로부터 출력되는 전압이며, 상기 내부 전원전압 발생기는 외부 전원전압 EVcc를 입력하여 고집적화된 메모리 셀 및 메모리 셀의 주변회로에서 필요로 하는 전압을 발생한다. 따라서, 외부 전원전압 EVcc의 레벨이 특정한 레벨 이하로 떨어지게 되면 내부 전원전압 발생기의 출력 레벨이 떨어져 기준전압 Vrefp의 레벨도 하강된다. 본 발명에서는 기준전압 Vrefp가 떨어지는 시점의 외부전원전압 EVcc의 특정 레벨을 검출하기 위해 설정된 전압을 미리 설정된 결함검출전압 Vdet라 정의한다.FIG. 10 is a characteristic diagram of voltage levels for explaining the operation according to FIGS. 4 through 9, wherein a change in the reference voltage Vrefp with respect to the external power supply voltage EVcc and a defect detection voltage Vdet with the external power supply voltage EVcc are shown. to be. Referring to FIG. 10, it can be seen that the reference voltage Vrefp is kept constant when the external power supply voltage EVcc supplied from the outside into the semiconductor memory device is input above a certain level. The reference voltage Vrefp is a voltage output from an internal power supply voltage generator (not shown) located in the semiconductor memory device as described above, and the internal power supply voltage generator is configured to input an external power supply voltage EVcc to highly integrated memory cells and memories. Generates the voltage required by the cell's peripheral circuits. Therefore, when the level of the external power supply voltage EVcc falls below a specific level, the output level of the internal power supply voltage generator drops, and the level of the reference voltage Vrefp is also lowered. In the present invention, a voltage set for detecting a specific level of the external power supply voltage EVcc at the time when the reference voltage Vrefp falls is defined as a preset defect detection voltage Vdet.

제11도는 본 발명에 따라 제4도 및 제9도와 같이 구성된 센스앰프의 동작 특성을 설명하기 위한 파형도로서, 외부 전원전압 EVcc가 결함검출전압 Vdet보다 높은 레벨 Vb의 상태로 입력되는 경우의 동작 타이밍도이다.FIG. 11 is a waveform diagram illustrating the operating characteristics of the sense amplifiers configured as shown in FIGS. 4 and 9 according to the present invention. FIG. 11 is an operation when the external power supply voltage EVcc is input at a level Vb higher than the defect detection voltage Vdet. Timing diagram.

제11도와 같이 외부 전원전압 EVcc가 충분한 레벨 Vb(결함검출전압 Vdet 보다 높은 레벨)로 입력되는 상태에서 센싱 인에이블 신호 ΦS가 하이로 인에이블되면 전술한 제6, 제7, 제8도와 같이 구성된 전압검출제어회로 100, 전압검출회로 200, 레벨검출 유지회로 300들의 전압검출수단의 동작에 의해 로우 상태의 레벨검출 유지신호 ΦL이 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421의 게이트에 공급된다. 이와 같은 동작에 의해 상기 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421이 턴온되어 소오스로 입력되는 외부 전원전압 EVcc를 제2피모오스 트랜지스터 422의 채널을 통하여 출력노드 ΦLAPG로 공급한다. 따라서, 외부 전원전압 EVcc가 제11도에 도시되어진 바와 같이 충분히 높은 레벨의 전압 Vb로 입력되는 경우 제9도에 도시된 센스앰프 제어회로는 종래와 동일하게 상기의 출력노드 ΦLAPG의 노드의 전압을 전술한 식 1과 같이 출력하여 센싱피크전류를 감소시킨다.As shown in FIG. 11, when the sensing enable signal ΦS is enabled in the state where the external power supply voltage EVcc is input at a sufficient level Vb (a level higher than the defect detection voltage Vdet), the above-described sixth, seventh, and eighth embodiments By the operation of the voltage detection means of the voltage detection control circuit 100, the voltage detection circuit 200, and the level detection holding circuits 300, the low level detection holding signal? L is applied to the gate of the first PMOS transistor 421 in the PS / A driver control circuit 400C. Supplied. By this operation, the first PMOS transistor 421 in the P-S / A driver control circuit 400C is turned on and supplies the external power supply voltage EVcc input to the source to the output node ΦLAPG through the channel of the second PMOS transistor 422. Therefore, when the external power supply voltage EVcc is input at a voltage Vb having a sufficiently high level as shown in FIG. 11, the sense amplifier control circuit shown in FIG. 9 applies the voltage of the node of the output node ΦLAPG as in the prior art. Output as shown in Equation 1 above to reduce the sensing peak current.

그러나, 외부 전원전압 EVcc의 레벨이 낮은 레벨 Va(제10도인 결함검출전압 Vdet 보다 낮은 레벨)로 입력되는 경우에 상기 제9도에 도시된 센스앰프 제어회로는 제12도에 도시되어진 바와 같은 타이밍으로 동작된다.However, when the level of the external power supply voltage EVcc is input at a low level Va (a level lower than the defect detection voltage Vdet, which is FIG. 10), the sense amplifier control circuit shown in FIG. 9 has the timing shown in FIG. Is operated.

제12도는 본 발명에 따라 제4도 및 제9도와 같이 구성된 센스앰프 제어회로의 동작 특성을 설명하기 위한 파형도로서, 외부 전원전압 EVcc가 결함검출전압 Vdet 이하의 레벨 Va로 입력될 때의 동작 타이밍 다이어그램이다.FIG. 12 is a waveform diagram illustrating the operating characteristics of the sense amplifier control circuit configured as shown in FIGS. 4 and 9 in accordance with the present invention. FIG. 12 is an operation when the external power supply voltage EVcc is input at a level Va below the defect detection voltage Vdet. Timing diagram.

상기 제12도에 도시되어진 바와 같이 외부 전원전압 EVcc가 결함검출전압 Vdet의 이하의 레벨 Va로 입력되는 상태에서 센싱 인에이블 신호 ΦS가 하이로 활성화되면 비교기 400A는 제12도와 같이 P-S/A 드라이버 500의 출력노드 LA로부터 출력되는 Vrefp/2의 레벨로 출력되는 전압과 기준전압 Vrefp의 레벨을 비교하므로써 논리 로우의 신호를 출력하며, 트리거 회로 400B는 상기 논리 로우의 비교신호에 응답하여 논리 하이 상태의 제1트리거 신호를 노드 423으로 출력한다. 따라서, P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압은 제1트리거 신호에 의해 턴온된 엔모오스 트랜지스터 415의 드레인-소오스와 바이어스 회로 400F의 출력에 의해 턴온된 엔모오스 트랜지스터 416의 드레인=소오스간을 통하여 방전된다. 이때, 제6, 제7, 제8도와 같이 구성된 전압검출수단으로부터 출력되는 레벨검출 유지신호 ΦL은 전술한 바와 같이 하이의 상태로서 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 4212의 게이트로 입력된다. 상기 제1피모오스 트랜지스터 421은 상기 하이 상태의 레벨검출신호 ΦL의 입력에 의해 턴오프된다. 따라서, 외부 전원전압 EVcc가 제12도에 도시한 바와 같이 결함검출전압 Vdet의 이하의 레벨(Vb)로 입력되면 레벨검출 유지신호 ΦL이 외부 전원전압 EVcc의 레벨을 갖는 논리 하이로 되므로써 피모오스 트랜지스터 421, 422와 엔모오스 트랜지스터 415, 416으로 흐르는 직류 전류 패스가 고속으로 차단됨을 알 수 있다. 상기 직류전류패스가 차단되면 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압은 제12도에 도시한 바와 같이 접지레벨로 급속 방전된다. 즉, 상기 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압은 하기 식 2와 같이 된다.As shown in FIG. 12, when the sensing enable signal ΦS is activated high while the external power supply voltage EVcc is input at a level Va lower than the defect detection voltage Vdet, the comparator 400A generates a PS / A driver 500 as shown in FIG. A logic low signal is output by comparing the voltage output at the level of Vrefp / 2 output from the output node LA of the output node with the level of the reference voltage Vrefp, and the trigger circuit 400B generates a logic high state in response to the comparison signal of the logic low. The first trigger signal is output to the node 423. Therefore, the voltage of the output node ΦLAPG of the PS / A driver control circuit 400C is the drain-source of the MOS transistor 415 turned on by the first trigger signal and the drain of the MOS transistor 416 turned on by the output of the bias circuit 400F. Discharged through the liver. At this time, the level detection sustain signal? L outputted from the voltage detecting means configured as shown in the sixth, seventh, and eighth states is high as described above, and goes to the gate of the first PMOS transistor 4212 in the PS / A driver control circuit 400C. Is entered. The first PMOS transistor 421 is turned off by the input of the high level detection signal .phi.L. Therefore, when the external power supply voltage EVcc is input at a level Vb equal to or less than the defect detection voltage Vdet as shown in FIG. 12, the level detection sustain signal? L becomes a logic high having the level of the external power supply voltage EVcc, thereby making the PMOS transistor. It can be seen that the direct current paths flowing through 421 and 422 and the enmos transistors 415 and 416 are blocked at high speed. When the DC current path is interrupted, the voltage of the output node ΦLAPG of the P-S / A driver control circuit 400C is rapidly discharged to the ground level as shown in FIG. That is, the voltage of the output node .phi.LAPG of the P-S / A driver control circuit 400C is expressed by Equation 2 below.

[단, 상기 식 2에서 ΔV2 ΔV1이다.][Wherein ΔV2 ΔV1 is expressed in Equation 2 above]

상기와 같이 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압이 상기 식 2와 같이 되면 P-S/A 드라이버 500의 게이트-소오스간의 전압 Vgs가 증가되므로써 P-S/A 드라이버 500을 구성하고 있는 피모오스 트랜지스터의 소오스-드레인간의 전압이 증가되어 제12도에 도시된 바와 같이 P-S/A에 접속된 노드 LA의 전압을 기준전압 Vrefp의 레벨까지 차지업시키는데 걸리는 시간이 단축된다. 따라서, 본 발명에 의한 센스앰프 제어회로는 외부 전원전압 EVcc가 비교적 낮은 상태에서 센싱 인에이블 신호 ΦS가 활성화되더라도 P-S/A에 공급되는 전압을 기준전압 Vrefp까지 고속으로 충전시킴으로써 액티브 리스토아 시간을 충분히 보장할 수 있게 되는 이점이 발생된다.As described above, when the voltage of the output node ΦLAPG of the PS / A driver control circuit 400C becomes as shown in Equation 2, the voltage Vgs between the gate and the source of the PS / A driver 500 is increased, thereby making the PMOS transistor constituting the PS / A driver 500. The voltage between the source and drain of is increased to shorten the time taken to charge up the voltage of the node LA connected to the PS / A to the level of the reference voltage Vrefp as shown in FIG. Therefore, the sense amplifier control circuit according to the present invention sufficiently charges the active restore time by charging the voltage supplied to the PS / A to the reference voltage Vrefp at a high speed even when the sensing enable signal ΦS is activated while the external power voltage EVcc is relatively low. The benefit of being able to guarantee is generated.

[실시예 2]Example 2

제13도는 본 발명의 제2실시예에 따른 센스앰프 제어회로도의 상세도이다. 상기 제13도를 참조하면, 제6, 제7, 제8도에 도시된 전원전압검출 수단의 레벨검출 유지신호 ΦL에 따라 제어되는 제2 P-S/A 드라이버 510이 외부 전원전압 EVcc과 비트라인 센스앰프 600의 노드 LA의 사이에 더 접속되어 있다는 것을 알 수 있으며, 이것이 제2실시예의 특징이다. 피모오스 트랜지스터로 구성된 상기의 제2 P-S/A 드라이버 510은 상기 P-S/A 드라이버 500과 병렬로 접속되어 있으며, 제2 P-S/A 드라이버 510의 피모오스 트랜지스터의 게이트에는 레벨검출 유지신호 ΦL과 트리거 회로 400B의 출력단자로부터 출력되는 트리거 신호를 부논리곱하는 낸드게이트 434의 출력단자가 접속되어 있다. 여기서, 상기 낸드게이트 434는 외부 전원전압 EVcc를 동작전원으로 입력한다.13 is a detailed diagram of a sense amplifier control circuit diagram according to a second embodiment of the present invention. Referring to FIG. 13, the second PS / A driver 510, which is controlled according to the level detection sustain signal phi L of the power supply voltage detecting means shown in FIGS. 6, 7, and 8, has an external power supply voltage EVcc and a bit line sense. It can be seen that it is further connected between the node LAs of the amplifier 600, which is a feature of the second embodiment. The second PS / A driver 510 configured of the PMOS transistor is connected in parallel with the PS / A driver 500. The gate of the PMOS transistor of the second PS / A driver 510 has a level detection sustain signal? L and a trigger circuit. The output terminal of the NAND gate 434 which negatively multiplies the trigger signal output from the output terminal of 400B is connected. Here, the NAND gate 434 inputs an external power supply voltage EVcc as an operating power source.

제13도와 같이 구성된 회로에 결함검출전압 Vdet 이하로 떨어진 외부 전원전압 EVcc가 입력되는 상태에서 센싱 인에블 신호 ΦS가 하이로 활성화되면, 낸드 게이트 434의 일측 입력노드로는 외부 전원전압 EVcc의 레벨을 갖는 논리 하이 상태의 레벨검출 유지신호 ΦL이 입력된다. 또한, 상기 센싱 인에블 신호 ΦS가 하이로 활성화되는 초기의 상태에서는 비교기 400A의 출력이 로우가 됨으로써 트리거 회로 400B로부터 논리 하이로 출력되는 제1트리거 신호가 상기 낸드 게이트 434의 또다른 입력노드로 입력된다. 따라서, 상기 낸드게이트 434는 로우의 신호를 출력하여 제2 P-S/A 드라이버 510을 턴온시킴으로써 P-S/A의 노드 LA의 전압을 약 Vrefp/2의 레벨에서 Vrefp레벨까지 고속으로 차지된다. 상기한 바와 같이 제13도와 같은 본 발명의 제2실시예의 회로는 외부 전원전압 EVcc 결함검출전압 Vdet에서만 동작되어 P-S/A의 노드 LA의 전압을 고속으로 기준전압 Vrefp까지 충전함을 알 수 있다. 상기 제13도에 도시된 회로에서 가장 특이한 점은 전술한 실시예와는 달리 P-S/A 드라이버 제어회로 400C의 출력 노드 ΦLAPG의 출력을 제어하지 않는다는 것이다.When the sensing enable signal ΦS is activated high while the external power supply voltage EVcc falling below the defect detection voltage Vdet is input to the circuit configured as shown in FIG. 13, the input node of one side of the NAND gate 434 is the level of the external power supply voltage EVcc. The level detection sustain signal? L of a logic high state having a signal is input. In addition, in the initial state in which the sensing enable signal Φ S is activated high, the output of the comparator 400A becomes low so that the first trigger signal output from the trigger circuit 400B to the logic high becomes another input node of the NAND gate 434. Is entered. Accordingly, the NAND gate 434 turns on the second P-S / A driver 510 by outputting a low signal, thereby rapidly occupying the voltage of the node LA of the P-S / A from the level of about Vrefp / 2 to the Vrefp level. As described above, it can be seen that the circuit of the second embodiment of the present invention as shown in FIG. 13 operates only at the external power supply voltage EVcc defect detection voltage Vdet to charge the voltage of the node LA of the P-S / A to the reference voltage Vrefp at high speed. The most peculiar thing in the circuit shown in FIG. 13 is that unlike the embodiment described above, the output of the output node ΦLAPG of the P-S / A driver control circuit 400C is not controlled.

[실시예 3]Example 3

제14도는 본 발명의 제3실시예에 따른 센스앰프 제어회로도의 상세도로서, 이는 전술한 제9도의 실시예와는 달리 전원전압검출수단의 출력을 이용하지 않고 지연수단을 통해 트리거 회로 400B의 출력으로서 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421의 게이트를 제어하도록 구성된 것이다. 상기 지연수단은 상기 트리거 회로 400B의 출력노드와 상기 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421의 게이트 사이에 짝수개의 인버터들이 직렬 접속된 인버터체인 435로 구성되어 있다. 상기 인버터체인 435내의 모든 인버터들은 외부 전원전압 EVcc을 동작전압으로 입력한다.FIG. 14 is a detailed view of the sense amplifier control circuit diagram according to the third embodiment of the present invention. Unlike the embodiment of FIG. 9, the trigger circuit 400B is provided through a delay means without using the output of the power supply voltage detecting means. The output is configured to control the gate of the first PMOS transistor 421 in the PS / A driver control circuit 400C. The delay means comprises an inverter body 435 in which an even number of inverters are connected in series between an output node of the trigger circuit 400B and a gate of the first PMOS transistor 421 in the P-S / A driver control circuit 400C. All inverters in the inverter chain 435 input an external power supply voltage EVcc as an operating voltage.

제15도는 본 발명의 제3실시예에 따른 센스앰프 제어회로와 종래의 센스앰프 제어회로의 타이밍 다이어그램으로서, 제2도에 도시된 종래의 센스앰프 제어회로와의 차이가 함께 도시되어 있다.FIG. 15 is a timing diagram of a sense amplifier control circuit and a conventional sense amplifier control circuit according to a third embodiment of the present invention, and the difference between the conventional sense amplifier control circuit shown in FIG.

지금, 센싱 인에이블 신호 ΦS가 제15도와 같이 하이 상태로 활성화되면 피모오스 트랜지스터 401, 402와 엔모오스 트랜지스터 403~405로 구성된 비교기 400A는 전술한 바와 같이 로우의 신호를 출력노드 425로 출력한다. 상기 출력노드 425에 접속된 트리거 회로 400B는 비교기 400A의 출력을 반전하여 출력노드 423을 하이로 천이 시킨다. 이때, P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압은 피모오스 트랜지스터 421, 422와 엔모오스 트랜지스터 415, 416의 직류패스에 의해 제14도의 SP1과 같이 레벨의 전압(EVcc - [ Vtp ] - ΔV1)으로 다운되어 P-S/A 드라이버 500의 피모오스 트랜지스터를 턴온시킨다. 따라서, P-S/A 드라이버 500은 초기에 상기 제1레벨의 전압에 의해 구동되어 비트라인 S/A 600의 노드 LA를 제15도에 도시된 경사 SP3의 속도로서 차지하게된다. 이때, 비트라인 센스앰프 600내의 P-S/A는 제15도의 경사 SP3과 같은 상기 제1레벨의 전압에 의해 메모리 셀을 1차적으로 센싱하게 된다.Now, when the sensing enable signal Φ S is activated in the high state as shown in FIG. 15, the comparator 400A including PMOS transistors 401 and 402 and NMOS transistors 403 to 405 outputs a low signal to the output node 425 as described above. The trigger circuit 400B connected to the output node 425 inverts the output of the comparator 400A and causes the output node 423 to transition high. At this time, the voltage of the output node ΦLAPG of the PS / A driver control circuit 400C is equal to the level of the voltage (EVcc-[Vtp]-as shown by SP1 in FIG. [Delta] V1) turns on the PMOS transistor of the PS / A driver 500. Accordingly, the P-S / A driver 500 is initially driven by the voltage of the first level to occupy the node LA of the bit line S / A 600 as the speed of the slope SP3 shown in FIG. At this time, the P-S / A in the bit line sense amplifier 600 senses the memory cell primarily by the voltage of the first level such as the slope SP3 of FIG. 15.

상기와 같은 제어가 소정시간 동안 지속되면, 인버터 체인 435에 의한 지연신호 Φdel가 제14도에 도시한 바와 같이 하이로 천이된다. 즉, 트리거 회로 400B의 출력노드 423이 하이로 천이 하면 소정 시간이 경과 한 뒤 상기 인버터 체인 435로부터 출력되는 지연신호 Φdel도 하이로 천이 되어 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421을 턴오프시킨다. 이때, P-S/A 드라이버 제어회로 400C내의 피모오스 트랜지스터 421, 422와 엔모오스 트랜지스터 415, 416의 직류패스가 차단됨으로써 출력노드 ΦLAPG의 전압은 제14도의 경사 SP2와 같이 고속으로 접지 레벨로 방전되어 전술한 식 2와 같은 전압으로 P-S/A 드라이버 500을 구동하게된다. 따라서, 상기 P-S/A 드라이버 500의 출력노드 LA의 전압은 제15도에 도시된 경사 SP4와 같이 고속으로 상승되어진다. 이때, 비트라인 센스앰프 600내의 P-S/A는 제14도에 도시된 경사 SP4와 같은 제2레벨의 전압 의해 메모리 셀을 2차적으로 센싱하게 되어 액티브 리스토아를 충분히 보장하게 된다.If the above control continues for a predetermined time, the delay signal? Del by the inverter chain 435 transitions high as shown in FIG. That is, when the output node 423 of the trigger circuit 400B transitions high, the delay signal? Del output from the inverter chain 435 also transitions high after a predetermined time has elapsed, so that the first PMOS transistor 421 in the PS / A driver control circuit 400C is transferred. Turn off. At this time, since the DC paths of the PMOS transistors 421 and 422 and the NMOS transistors 415 and 416 in the PS / A driver control circuit 400C are blocked, the voltage of the output node ΦLAPG is discharged to the ground level at high speed as in the slope SP2 of FIG. The PS / A driver 500 is driven with the same voltage as Equation 2. Therefore, the voltage of the output node LA of the P-S / A driver 500 is increased at high speed as shown by the slope SP4 shown in FIG. At this time, the P-S / A in the bit line sense amplifier 600 senses the memory cell secondly by a second level voltage such as the inclination SP4 shown in FIG. 14 to sufficiently secure the active restore.

상기 제14도와 같이 구성된 회로의 특징은 P-S/A 드라이버 500의 출력노드 LA의 전압을 기준전압 Vrefp까지 차지시킴에 있어서 제15도와 같이 초기의 피크전류가 사라진 후에 P-S/A 드라이버 제어회로 400C의 출력노드 ΦLAPG의 전압을 제어함으로써 비트라인 S/A 600의 노드 LA의 전압을 고속으로 기준전압 Vrefp의 레벨까지 풀업 시키는 것이다. 따라서, 상기 제14도와 같은 회로는 전원전압검출수단을 가지지 않고서도 비트라인 센스앰프 600의 구동전압을 고속으로 차지업함으로써 메모리 셀의 액티브 리스토아 충분히 보장할 수 있다.A characteristic of the circuit configured as shown in FIG. 14 is that the output of the PS / A driver control circuit 400C after the initial peak current disappears as shown in FIG. 15 in taking the voltage of the output node LA of the PS / A driver 500 to the reference voltage Vrefp. By controlling the voltage of node ΦLAPG, the voltage of node LA of bit line S / A 600 is pulled up to the level of reference voltage Vrefp at high speed. Accordingly, the circuit as shown in FIG. 14 can sufficiently secure the active restore of the memory cell by charging up the driving voltage of the bit line sense amplifier 600 at high speed without having the power supply voltage detecting means.

[실시예 4]Example 4

제16도는 본 발명의 제4실시예에 따른 센스앰프 제어회로의 상세도로서, 이는 센싱 인에이블 신호 ΦS의 제어에 의한 트리거 신호를 입력하는 인버터 체인 435가 전원전압검출수단으로부터 출력되는 레벨검출 유지신호 ΦL에 의해 제어되는 것이 특징이다. 그 구성을 살피면, 전원전압검출수단의 레벨검출 유지신호 ΦL과 트리거 회로 400B의 출력노드의 전압을 2입력 낸드게이트 434의 입력노들에 접속되고, 상기 낸드게이트 434의 출력노드와 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421의 게이트 사이에는 입력을 반전하여 지연 출력하는 인버터 체인 436이 접속되어 있음을 알 수 있다.FIG. 16 is a detailed view of the sense amplifier control circuit according to the fourth embodiment of the present invention, in which the inverter chain 435 for inputting a trigger signal by the control of the sensing enable signal Φ S is outputted from the power supply voltage detecting means. It is characterized by being controlled by the signal? L. In view of the configuration, the level detection sustain signal? L of the power supply voltage detecting means and the voltage of the output node of the trigger circuit 400B are connected to the input nodes of the two-input NAND gate 434, and the output node and PS / A driver control of the NAND gate 434 are controlled. It can be seen that an inverter chain 436 is connected between the gates of the first PMOS transistor 421 in the circuit 400C to invert the input and delay the output.

상기 제16도와 같은 회로에 결함검출전압 Vdet 보다 높은 외부 전원 전압 EVcc가 입력되면 레벨검출 유지신호 ΦL이 로우로 입력되어 인버터체인 436의 출력은 로우로 된다. 따라서, P-S/A 드라이버 400C내의 제1피모오스 트랜지스터 421이 턴온되어 지므로써 피모오스 트랜지스터 422의 드레인에 접속된 출력노드 ΦLAPG의 전압은로 되어 제11도에 도시한 바와 같이 정상적으로 동작된다.When the external power supply voltage EVcc higher than the defect detection voltage Vdet is input to the circuit as shown in FIG. 16, the level detection sustain signal? L is input low and the output of the inverter chain 436 becomes low. Therefore, since the first PMOS transistor 421 in the PS / A driver 400C is turned on, the voltage of the output node? LAPG connected to the drain of the PMOS transistor 422 becomes It operates normally as shown in FIG.

만약, 외부 전원전압 EVcc가 결함검출전압 Vdet 보다 낮은 레벨로 입력되면, 레벨검출 유지신호 ΦL이 하이로 입력됨으로써 상기 낸드게이트 434는 트리거 회로 400B로부터 논리 하이로 출력되는 제1트리거 신호를 논리 조합하여 로우의 신호를 출력한다. 이때, 인버터 체인 436은 상기 낸드게이트 434로부터 출력되는 로우를 지연 및 반전하여 P-S/A 드라이버 제어회로 400C내의 제1피모오스 트랜지스터 421을 턴오프시킨다. 따라서, 제16도에 결함검출전압 Vdet 이하의 외부 전원전압 EVcc가 입력되면, 제16도에 도시된 P-S/A 드라이버 500은 제15도에 도시되어진 것과 같이 경사 SP3과 같은 제1레벨의 전압을 비트라인 센스앰프 600의 센싱전압으로 공급하고, 소정의 시간이 경과된 후 경사 SP4와 같은 제2레벨의 전압을 센싱전압으로 공급함을 알 수 있다. 따라서, 상기 제16과 같은 센스앰프 제어회로는 피크전류를 증가시키지 않고서도 센싱전압을 기준전압 Vrefp까지 고속으로 풀업할 수 있어 액티브 리스토아 시간을 향상시킬 수 있게 된다.If the external power supply voltage EVcc is input at a level lower than the defect detection voltage Vdet, the level detection sustain signal Φ L is inputted as high so that the NAND gate 434 logically combines the first trigger signal output from the trigger circuit 400B to logic high. Outputs a low signal. At this time, the inverter chain 436 delays and inverts the row output from the NAND gate 434 to turn off the first PMOS transistor 421 in the P-S / A driver control circuit 400C. Therefore, when the external power supply voltage EVcc equal to or lower than the defect detection voltage Vdet is input to FIG. 16, the PS / A driver 500 shown in FIG. 16 receives a voltage of the first level equal to the slope SP3 as shown in FIG. It can be seen that the voltage supplied to the sensing voltage of the bit line sense amplifier 600 is supplied and the voltage of the second level such as the inclination SP4 is supplied to the sensing voltage after a predetermined time elapses. Accordingly, the sense amplifier control circuit as in the sixteenth embodiment can pull up the sensing voltage at a high speed up to the reference voltage Vrefp without increasing the peak current, thereby improving the active restore time.

본 발명은 전술한 실시예들에 한정되지 않으며, 본 발명의 범위를 벗어나지 않는 한도에서 구성 등을 단순하게 변경하거나 부가하는 것에 의해 본 발명을 달리 실시하는 것은 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 용이할 것이다. 예를 들면, 전술한 제2실시예의 낸드게이트 434의 출력노드와 제2 P-S/A 드라이버 510의 사이에 제4실시예와 같은 인버터 체인을 접속하여 제2실시예 및 제4실시예가 각각 가지는 고유의 효과를 꾀할 수 있으며, 상기한 실시예들의 회로를 적절히 조합함으로써 본 발명의 사상의 범주를 갖는 또다른 실시예를 구현할 수 있을 것이다.The present invention is not limited to the above-described embodiments, and different implementations of the present invention by simply changing or adding configurations and the like without departing from the scope of the present invention are common knowledge in the technical field of the present invention. It will be easy for those who have it. For example, the same inverter chain as that of the fourth embodiment is connected between the output node of the NAND gate 434 of the second embodiment and the second PS / A driver 510, so that the second and fourth embodiments have their own unique characteristics. It is possible to achieve the effect of the present invention, and by appropriately combining the circuits of the above embodiments, another embodiment having the scope of the inventive concept may be realized.

상술한 바와 같이 본 발명은 외부 전원전압을 내부 전원전압의 레벨로 낮추어 메모리 셀에 공급토록 하는 센스앰프 제어회로에 있어서, 외부 전원전압이 비교적 낮을 때에도 센스앰프의 구동전압을 내부 전원전압의 레벨로 고속으로 차지업하므로써 센싱속도를 향상시킬 수 있다. 또한, 메모리 셀의 데이터를 낮은 제1레벨의 전압으로 1차센싱하여 피크전류가 발생된 후 소정시간이 경과되면 제1레벨보다 높은 제2레벨의 전압으로 2차센싱을 실행함으로써 액티브 리스토아를 신속 정확하게 할 수 있는 이점이 있다.As described above, the present invention provides a sense amplifier control circuit for lowering an external power supply voltage to a level of an internal power supply voltage and supplying it to a memory cell, wherein the driving voltage of the sense amplifier is set to a level of an internal power supply voltage even when the external power supply voltage is relatively low. The charging speed can be improved by charging at high speed. In addition, when the predetermined time elapses after the peak current is generated by first sensing the data of the memory cell at a low first voltage and performing a second sensing at a second level higher than the first level, the active restore is performed. This has the advantage of being fast and accurate.

Claims (31)

제어신호의 입력에 의해 메모리 셀에 소정의 전압을 인가하는 센스앰프를 갖는 반도체 메모리 장치에 있어서, 제어전압에 대응하는 센스앰프 구동신호를 상기 센스앰프로 제공하는 센스앰프 구동수단과, 상기 활성화 신호의 입력에 응답하여 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 대응된 바이어스 제어신호를 출력하는 레벨제어수단과, 상기 반도체 메모리 장치의 외부로부터 공급되는 외부 전원전압과 미리 설정된 결함기준전압을 비교하여 상기 외부 전원전압의 레벨을 검출하여 전원전압감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되며, 선택적으로 발생되는 제1 및 제2트리거 신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 일정하게 유지하고 상기 레벨검출신호에 응답하여 상기 제어전압을 증폭하여 상기 메모리 셀에 공급되는 전압을 고속으로 차지업하는 센스앰프 구동제어수단으로 구성함을 특징으로 하는 센스앰프 제어회로.A semiconductor memory device having a sense amplifier for applying a predetermined voltage to a memory cell by input of a control signal, comprising: sense amplifier driving means for providing a sense amplifier driving signal corresponding to a control voltage to the sense amplifier, and the activation signal A level control for selectively generating first and second trigger signals by comparing the sense amplifier driving signal with a preset reference voltage in response to an input of a signal, and outputting a bias control signal corresponding to the first and second trigger signals; Means for comparing the external power supply voltage supplied from the outside of the semiconductor memory device with a preset defect reference voltage to detect the level of the external power supply voltage and output the power supply voltage sensing means and the control voltage terminal of the sense amplifier driving means. Are connected and selectively respond to input of the first and second trigger signals and the bias control signal And a sense amplifier drive control means for maintaining the control voltage constant and amplifying the control voltage in response to the level detection signal to charge up the voltage supplied to the memory cell at high speed. Circuit. 제1항에 있어서, 상기 활성화 신호는 반도체 메모리 장치의 메모리 셀의 데이터를 억세스하기 위하여 외부로부터 공급되는 로우 어드레스 스트로브 신호에 동기된 신호임을 특징으로 하는 센스앰프 제어회로.The sense amplifier control circuit of claim 1, wherein the activation signal is a signal synchronized with a row address strobe signal supplied from an external source to access data of a memory cell of a semiconductor memory device. 제1항에 있어서, 상기 전원전압감지수단은 상기 활성화제어신호의 입력에 응답하여 전압검출펄스와 전압비교제어펄스를 순차적으로 발생하는 전압검출제어수단과, 상기 전압검출펄스와 상기 전압비교제어펄스의 입력에 응답하여 미리 설정된 결함검출전압과 반도체 메모리 장치의 외부로부터 공급되는 외부 전원전압의 레벨을 비교하여 외부 전원전압의 상태에 따른 레벨검출신호를 센스앰프 구동제어수단으로 출력하는 전압검출수단으로 구성함을 특징으로 하는 센스앰프 제어회로.2. The apparatus of claim 1, wherein the power supply voltage detection means comprises: voltage detection control means for sequentially generating a voltage detection pulse and a voltage comparison control pulse in response to an input of the activation control signal, and the voltage detection pulse and the voltage comparison control pulse. A voltage detection means for comparing a predetermined defect detection voltage with a level of an external power supply voltage supplied from the outside of the semiconductor memory device in response to an input of the output signal, and outputting a level detection signal according to the state of the external power supply voltage to the sense amplifier driving control means. A sense amplifier control circuit, characterized in that the configuration. 제3항에 있어서, 상기 전압검출수단과 상기 센스앰프 구동제어수단의 사이에는 상기 검출된 레벨검출신호를 상기 전압검출펄스와 상기 전압 비교제어펄스의 발생주기 사이에 위치되는 펄스신호에 응답하여 래치 출력하는 레벨검출 유지수단을 더 포함함을 특징으로 하는 센스앰프 제어회로.4. The latch circuit of claim 3, wherein the detected level detection signal is latched between the voltage detection means and the sense amplifier driving control means in response to a pulse signal located between the voltage detection pulse and the generation period of the voltage comparison control pulse. And a level detection holding means for outputting. 제3항에 있어서, 상기 전압검출수단은, 외부 전원전압이 미리 설정된 결함검출전압 보다 낮을 때 외부 전원전압의 결함을 나타내는 레벨검출 신호를 발생함을 특징으로 하는 센스앰프 제어회로.4. The sense amplifier control circuit according to claim 3, wherein the voltage detection means generates a level detection signal indicating a defect of the external power supply voltage when the external power supply voltage is lower than a predetermined defect detection voltage. 제5항에 있어서, 상기 센스앰프 구동수단은 소오스가 상기 외부 전원전압에 접속되고 드레인은 상기 센스앰프내의 P센스앰프에 접속되며 게이트는 상기 센스앰프 구동제어수단의 출력단자에 접속된 피모오스 트랜지스터임을 특징으로 하는 센스앰프 제어회로.6. The PMOS transistor of claim 5, wherein the sense amplifier driving means has a source connected to the external power supply voltage, a drain connected to a P sense amplifier in the sense amplifier, and a gate connected to an output terminal of the sense amplifier driving control means. Sense amplifier control circuit, characterized in that. 제6항에 있어서, 상기 센스앰프 구동제어수단은 출력노드가 상기 센스앰프 구동수단의 제어전압 입력노드에 접속되며, 상기 제1트리거 신호 및 바이어스 제어신호에 응답하여 상기 제어전압을 하강시키고 상기 제2트리거 신호에 응답하여 상기 제어전압을 상승시키는 제어수단과; 상기 외부 전원전압과 상기 제어전압 공급수단의 출력노드에 채널이 형성되며 레벨검출신호의 출력에 응답하여 상기 채널 차단하여 상기 제어전압을 접지레벨로 천이 시키는 스위치로 구성함을 특징으로 하는 센스앰프 제어회로.The method of claim 6, wherein the sense amplifier drive control means, the output node is connected to the control voltage input node of the sense amplifier drive means, the control voltage is lowered in response to the first trigger signal and the bias control signal and the first Control means for raising the control voltage in response to a two trigger signal; And a channel is formed at the output node of the external power supply voltage and the control voltage supply means, and the switch is configured to switch the control voltage to the ground level by blocking the channel in response to the output of the level detection signal. Circuit. 제7항에 있어서, 상기 스위치는 소오스가 상기 외부 전원전압에 접속되고 드레인은 상기 센스앰프 구동수단의 제어전압 입력노드 접속되어 상기 레벨검출신호가 게이트로 입력될 때 채널이 차단되는 피모오스 트랜지스터임을 특징으로 하는 센스앰프 제어회로.8. The switch of claim 7, wherein the switch is a PMOS transistor whose source is connected to the external power supply voltage and the drain is connected to a control voltage input node of the sense amplifier driving means so that the channel is blocked when the level detection signal is input to the gate. A sense amplifier control circuit, characterized in that. 제7항 또는 제8항에 있어서, 상기 레벨제어수단은 상기 활성화 신호에 응답하여 상기 메모리 셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부 전원전압의 레벨보다 낮은 내부 전원전압의 레벨을 갖는 활성화 신호의 입력을 외부 전원전압의 레벨로 시프트 하여 출력하는 레벨시프트수단과, 상기 외부 전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1트리거 신호와 제2트리거 신호를 선택적으로 출력하는 트리거수단과, 상기 내부 전원전압과 접지전압의 사이에 접속되며 상기 제1트리거 신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 제어수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.9. The apparatus of claim 7 or 8, wherein the level control means comprises: comparing means for comparing a voltage applied to the memory cell with a preset reference voltage in response to the activation signal, and an internal power supply lower than a level of the external power supply voltage; A level shifting means for shifting an input of an activation signal having a level of voltage to a level of an external power supply voltage and outputting the level shifting means, and connected between the external power supply voltage and an output node of the comparing means, Comparator output control means for enabling or disabling the output of the comparing means, trigger means for selectively outputting a first trigger signal and a second trigger signal in accordance with the output of the comparing means, the internal power supply voltage and ground voltage; A voltage of a predetermined level in response to the first trigger signal and controlled as a bias control signal; The sense amplifier control circuit characterized in that it consists of a bias means for supplying the stage. 제1전압의 입력에 응답하여 메모리 셀에 센싱전압을 공급하고, 제2전압의 입력에 응답하여 상기 메모리 셀에 액티브 리스토아 전압을 공급하는 센스앰프를 구비한 반도체 메모리 장치에 있어서, 외부 전원전압을 입력하며 제1제어전압의 입력에 구동되어 상기 센스앰프를 제1전압으로 구동하는 제1센스앰프 구동수단 및 상기 제1센스앰프 구동수단에 병렬 접속되어 제2제어전압의 입력에 의해 상기 센스앰프를 제2전압으로 구동하는 제2센스앰프 구동수단과, 상기 메모리 셀을 활성화하기 위한 활성화 신호에 의해 상기 센스앰프 구동신호와 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스제어신호를 출력하는 레벨제어수단과, 상기 외부 전원전압과 미리 설정된 결함검출전압의 전압을 비교하여 외부 전원전압의 레벨을 검출 유지하는 전원전압감지수단과, 상기 제1 및 제2센스앰프 구동수단 각각의 제어전압단자에 제1 및 제2출력이 접속되며, 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스 제어신호의 입력에 응답하여 소정의 레벨로 유지되는 제1제어전압을 상기 제1센스앰프 구동수단으로 공급하고, 상기 레벨검출신호에 응답하여 제2제어전압을 상기 제2센스앰프 구동수단으로 공급하여 상기 메모리셀에 공급되는 전압을 고속으로 천이 하는 센스앰프 구동제어수단으로 구성함을 특징으로 하는 센스앰프 제어회로.A semiconductor memory device having a sense amplifier for supplying a sensing voltage to a memory cell in response to an input of a first voltage and supplying an active restore voltage to the memory cell in response to an input of a second voltage. Is connected to a first sense amplifier driving means and a first sense amplifier driving means for driving the sense amplifier to a first voltage and being driven at an input of a first control voltage, and the sense by input of a second control voltage. Second sense amplifier driving means for driving the amplifier to a second voltage and an activation signal for activating the memory cell to compare the sense amplifier driving signal with a preset reference voltage to selectively select the first and second trigger signals. And level control means for generating a bias control signal in response to the first and second trigger signals, and checking the external power voltage and a predetermined defect. First and second outputs are connected to power supply voltage sensing means for comparing the voltages of the output voltages to detect and maintain a level of an external power supply voltage, and control voltage terminals of the first and second sense amplifier driving means, respectively. A first control voltage maintained at a predetermined level is supplied to the first sense amplifier driving means in response to input of the generated first and second trigger signals and the bias control signal, and a second is generated in response to the level detection signal. And a sense amplifier driving control means for supplying a control voltage to the second sense amplifier driving means and rapidly shifting the voltage supplied to the memory cell. 제10항에 있어서, 상기 활성화 신호는 반도체 메모리 장치의 메모리 셀의 데이터를 억세스하기 위하여 외부로부터 공급되는 로우 어드레스 스트로브 신호에 동기된 신호임을 특징으로 하는 센스앰프 제어회로.11. The sense amplifier control circuit of claim 10, wherein the activation signal is a signal synchronized with a row address strobe signal supplied from the outside to access data of a memory cell of a semiconductor memory device. 제11항에 있어서, 상기 전원전압감지수단은 상기 활성화제어신호의 입력에 응답하여 전압검출펄스와 전압비교제어펄스를 순차적으로 발생하는 전압검출제어수단과, 상기 전압검출펄스와 상기 전압비교제어펄스의 입력에 응답하여 미리 설정된 결함검출전압의 전압과 반도체 메모리 장치의 외부로부터 공급되는 외부 전원전압의 레벨을 비교하여 외부 전원전압의 상태에 따른 레벨검출신호를 센스앰프 구동제어수단으로 출력하는 전압검출수단으로 구성함을 특징으로 하는 센스앰프 제어회로.12. The apparatus of claim 11, wherein the power supply voltage detection means comprises: voltage detection control means for sequentially generating a voltage detection pulse and a voltage comparison control pulse in response to an input of the activation control signal, and the voltage detection pulse and the voltage comparison control pulse. The voltage detection outputting the level detection signal according to the state of the external power supply voltage to the sense amplifier driving control means by comparing the voltage of the defect detection voltage preset in response to the input of the level with the level of the external power supply voltage supplied from the outside of the semiconductor memory device. A sense amplifier control circuit comprising a means. 제12항에 있어서, 상기 전압검출수단과 상기 센스앰프 구동 제어수단의 사이에는 상기 검출된 레벨검출신호를 상기 전압검출펄스와 상기 전압비교제어펄스의 발생주기 사이에 위치되는 펄스신호에 응답하여 래치 출력하는 레벨검출유지수단을 더 포함함을 특징으로 하는 센스앰프 제어회로.13. The apparatus of claim 12, wherein the detected level detection signal is latched between the voltage detection means and the sense amplifier driving control means in response to a pulse signal located between the voltage detection pulse and the generation period of the voltage comparison control pulse. And a level detection holding means for outputting. 제12항에 있어서, 상기 전압검출수단은 외부 전원전압이 미리 설정된 결함검출전압 보다 낮을 때 외부 전원전압의 결함을 나타내는 레벨검출 신호를 발생함을 특징으로 하는 센스앰프 제어회로.13. The sense amplifier control circuit according to claim 12, wherein the voltage detection means generates a level detection signal indicating a defect of the external power supply voltage when the external power supply voltage is lower than a predetermined defect detection voltage. 제14항에 있어서, 상기 레벨제어수단은 상기 활성화 신호에 응답하여 상기 메모리 셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부 전원전압의 레벨보다 낮은 내부 전원전압의 레벨을 갖는 활성화 신호의 입력을 외부 전원전압의 레벨로 시프트 하여 출력하는 레벨시프트수단과, 상기 외부 전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1레벨의 제1트리거 신호와 제2레벨의 제2트리거 신호를 상기 센스앰프 구동 제어 수단에 선택적으로 공급하는 트리거수단과, 상기 내부 전원전압과 접지전압의 사이에 접속되며 상기 제1트리거 신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 센스앰프 구동 제어 수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.15. The apparatus of claim 14, wherein the level control means comprises: comparing means for comparing a voltage applied to the memory cell with a preset reference voltage in response to the activation signal, and a level of an internal power supply voltage lower than a level of the external power supply voltage. A level shifting means for shifting the input of the activation signal to a level of an external power supply voltage, and outputting the level shifting means, and connected between the external power supply voltage and an output node of the comparing means, A comparator output control means for enabling or disabling an output and selectively supplying a first trigger signal of a first level and a second trigger signal of a second level to the sense amplifier drive control means according to the output of the comparison means; A predetermined level connected between a trigger means and the internal power supply voltage and a ground voltage in response to the first trigger signal. A voltage as a bias control signal to the sense amplifier control circuit characterized in that it consists of a bias means for supplying to said sense amplifier drive control means. 제15항에 있어서, 상기 센스앰프 구동 제어 수단은 상기 외부 전원전압을 상기 제1센스앰프 구동수단의 제1제어전압 입력노드에 공급하는 전원공급수단과, 출력노드가 상기 제1센스앰프 구동수단은 제1제어전압 입력노드에 접속되며, 상기 제1트리거 신호 및 바이어스제어신호에 응답하여 상기 제1제어전압을 소정의 레벨로 유지하는 제어수단과, 상기 레벨검출신호의 출력에 응답하여 상기 제1제어전압 보다 매우 낮은 제2제어전압을 상기 제2센스앰프 구동 제어 수단에 공급하는 제2제어전압 공급수단으로 구성함을 특징으로 하는 센스앰프 제어회로.16. The apparatus of claim 15, wherein the sense amplifier driving control means comprises: power supply means for supplying the external power supply voltage to a first control voltage input node of the first sense amplifier driving means, and an output node of the first sense amplifier driving means; Is connected to a first control voltage input node, control means for maintaining the first control voltage at a predetermined level in response to the first trigger signal and a bias control signal, and the first control voltage in response to the output of the level detection signal. And a second control voltage supply means for supplying a second control voltage which is much lower than one control voltage to the second sense amplifier drive control means. 제16항에 있어서, 상기 제1 및 제2센스앰프 구동수단은, 소오스가 외부 전원전압에 접속되고 드레인이 상기 센스앰프의 제어단자에 접속되며 각각의 게이트는 상기 제어수단의 출력노드와 상기 제2제어전압 공급수단의 출력노드에 접속된 엔모오스 트랜지스터들임을 특징으로 하는 센스앰프 제어회로.The method of claim 16, wherein the first and second sense amplifier driving means, the source is connected to the external power supply voltage, the drain is connected to the control terminal of the sense amplifier, each gate is the output node of the control means and the first 2. A sense amplifier control circuit characterized in that the NMOS transistors are connected to the output node of the control voltage supply means. 제15항 또는 제16항에 있어서, 상기 제2제어전압은 그라운드레벨의 전압임을 특징으로 하는 센스앰프 제어회로.17. The sense amplifier control circuit of claim 15 or 16, wherein the second control voltage is a ground level voltage. 제어신호에 의해 동작되는 센스앰프를 구비한 반도체 메모리 장치에 있어서, 외부 전원전압을 입력하며 제1레벨의 제어전압의 입력에 의해 상기센스앰프를 구동하여 상기 메모리 셀에 상기 제1레벨의 전압으로서 센싱토록하고, 제2레벨의 제어전압의 입력에 응답 구동되어 상기 메모리 셀에 제2레벨의 전압을 리스토아 전압으로 공급토록 상기 센스앰프를 구동하는 센스앰프 구동수단과, 상기 메모리 셀을 활성화하기 위한 활성화 신호에 의해 상기 센스앰프 구동수단의 출력과 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스제어신호를 출력하는 레벨제어수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되어 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스제어신호의 입력에 응답하여 상기 제어전압을 제1레벨로 일정하게 유지하는 제1센스앰프 구동제어 수단과, 상기 제1트리거 신호를 소정 지연하여 상기 제1센스앰프 구동제어 수단의 제1레벨로 유지된 제어전압을 상기 제1레벨보다 더 낮은 제2레벨로 천이 시키는 제2센스앰프 구동 제어 수단으로 구성함을 특징으로 하는 센스앰프 제어회로.A semiconductor memory device having a sense amplifier operated by a control signal, the semiconductor memory device comprising: inputting an external power supply voltage and driving the sense amplifier by inputting a control voltage of a first level to provide a voltage of the first level to the memory cell; Sensing amplifier driving means for driving the sense amplifier to be sensed and driven in response to an input of a control voltage of a second level to supply a voltage of a second level to the memory cell as a restore voltage; and activating the memory cell. And selectively generating the first and second trigger signals by comparing the output of the sense amplifier driving means with a preset reference voltage by an activation signal, and outputting a bias control signal in response to the first and second trigger signals. First and second trigger signals selectively generated by connecting an output to a level control means and a control voltage terminal of the sense amplifier driving means; First sense amplifier driving control means for maintaining the control voltage at a first level constant in response to input of the bias control signal, and first delay of the first sense amplifier driving control means by predetermined delay of the first trigger signal; And a second sense amplifier drive control means for transitioning the control voltage maintained at the level to a second level lower than the first level. 제19항에 있어서, 상기 제1센스앰프 구동 제어 수단은 상기 외부 전원전압을 상기 센스앰프 구동수단의 제어전압 입력노드에 공급하고 스위칭신호에 외부 전원전압의 입력을 차단하는 전원공급수단과, 출력노드가 상기 센스앰프 구동수단의 제어전압 입력노드에 접속되며 상기 제1트리거 신호 및 바이어스제어신호에 응답하여 상기 제어전압을 제1레벨로 유지하는 제어수단으로 구성함을 특징으로 하는 센스앰프 제어회로.20. The apparatus of claim 19, wherein the first sense amplifier driving control means comprises: power supply means for supplying the external power supply voltage to a control voltage input node of the sense amplifier driving means and cutting off input of an external power supply voltage to a switching signal; And a node connected to the control voltage input node of the sense amplifier driving means, the control means maintaining the control voltage at the first level in response to the first trigger signal and the bias control signal. . 제20항에 있어서, 상기 레벨제어수단은 상기 활성화 신호에 응답하여 상기 메모리 셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부 전원전압의 레벨보다 낮은 내부 전원전압의 레벨을 갖는 활성화 신호의 입력을 외부 전원전압의 레벨로 시프트 하여 출력하는 레벨시프트수단과, 상기 외부 전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1레벨의 제1트리거 신호와 제2레벨의 제2트리거 신호를 상기 센스앰프 구동 제어 수단에 선택적으로 공급하는 트리거수단과, 상기 내부 전원전압과 접지전압의 사이에 접속되며 상기 제1트리거 신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 제어수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.21. The apparatus of claim 20, wherein the level control means comprises: comparison means for comparing a voltage applied to the memory cell with a preset reference voltage in response to the activation signal, and a level of an internal power supply voltage lower than a level of the external power supply voltage. A level shifting means for shifting the input of the activation signal to a level of an external power supply voltage, and outputting the level shifting means, and connected between the external power supply voltage and an output node of the comparing means and in response to an output of the level shifting means. A comparator output control means for enabling or disabling an output and selectively supplying a first trigger signal of a first level and a second trigger signal of a second level to the sense amplifier drive control means according to the output of the comparison means; A predetermined level connected between a trigger means and the internal power supply voltage and a ground voltage in response to the first trigger signal. A voltage as a bias control signal to the sense amplifier control circuit characterized in that it consists of a bias means for supplying to the control means. 제21항에 있어서, 상기 제2센스앰프 구동 제어 수단은 상기 트리거 수단의 출력 단자와 상기 전원공급수단의 사이에 접속되어 있으며, 상기 제1트리거 신호를 소정시간 동안 지연하는 지연수단임을 특징으로 하는 센스앰프 제어회로.22. The apparatus of claim 21, wherein the second sense amplifier driving control means is connected between an output terminal of the trigger means and the power supply means, and is a delay means for delaying the first trigger signal for a predetermined time. Sense amplifier control circuit. 제22항에 있어서, 상기 지연수단은 외부 전원전압의 입력에 의해 동작되는 인버터가 짝수 개로 직렬 접속된 인버터 체인임을 특징으로 하는 센스앰프 제어회로.23. The sense amplifier control circuit according to claim 22, wherein said delay means is an inverter chain in which an even number of inverters operated by an input of an external power supply voltage is connected in series. 제1전압의 입력에 응답하여 메모리 셀에 센싱전압을 공급하고, 제2전압의 입력에 응답하여 상기 메모리 셀에 액티브 리스토아 전압을 공급하는 센스앰프를 구비한 반도체 메모리 장치에 있어서, 외부 전원전압을 입력하며 제1레벨의 제어전압의 입력에 의해 상기 센스앰프를 제1전압으로 구동하고, 상기 제1레벨의 제어전압보다 지연된 제2레벨의 제어전압의 입력에 응답하여 제2레벨의 제2전압을 상기 센스앰프에 공급하는 센스앰프 구동수단과, 활성화 신호에 의해 상기 센스앰프 구동수단의 출력과 미리 설정된 기준전압을 비교하여 제1 및 제2트리거 신호를 선택적으로 발생하고, 상기 제1 및 제2트리거 신호에 응답하여 바이어스제어신호를 출력하는 레벨제어수단과, 상기 외부 전원전압과 미리 설정된 결함검출전압의 전압을 비교하여 외부 전원전압의 레벨을 검출 유지하는 전원전압감지수단과, 상기 센스앰프 구동수단의 제어전압단자에 출력이 접속되어 선택적으로 발생된 제1 및 제2트리거 신호와 상기 바이어스 제어신호의 입력에 응답하여 상기 제어전압을 제1레벨의 전압으로 유지하는 제1센스앰프 구동제어 수단과, 상기 레벨검출신호의 출력의 출력을 소정 지연하여 상기 제1센스앰프 구동 제어 수단에서 제1레벨로 유지되는 제어전압을 상기 제1레벨보다 더 낮은 제2레벨로 천이 시키는 제2센스앰프 구동 제어 수단으로 구성함을 특징으로 하는 센스앰프 제어회로.A semiconductor memory device having a sense amplifier for supplying a sensing voltage to a memory cell in response to an input of a first voltage and supplying an active restore voltage to the memory cell in response to an input of a second voltage. Input the control voltage of the first level and drive the sense amplifier to the first voltage, and in response to the input of the control voltage of the second level delayed from the control voltage of the first level, the second of the second level. A sense amplifier driving means for supplying a voltage to the sense amplifier and an activation signal to compare an output of the sense amplifier driving means with a preset reference voltage to selectively generate first and second trigger signals, and to generate the first and second trigger signals. A level control means for outputting a bias control signal in response to a second trigger signal, and comparing an external power supply voltage with a voltage of a predetermined defect detection voltage. A power supply voltage sensing means for detecting and maintaining a level of the signal; an output is connected to a control voltage terminal of the sense amplifier driving means; and the control voltage in response to input of the first and second trigger signals and the bias control signal selectively generated. The first sense amplifier drive control means for maintaining a voltage at a first level and the control voltage maintained at the first level in the first sense amplifier drive control means by a predetermined delay of the output of the output of the level detection signal; And a second sense amplifier drive control means for transitioning to a second level lower than one level. 제24항에 있어서, 상기 활성화 신호는 반도체 메모리 장치의 메모리 셀의 데이터를 억세스하기 위하여 외부로부터 공급되는 로우 어드레스 스트로브 신호에 동기된 신호임을 특징으로 하는 센스앰프 제어회로.25. The sense amplifier control circuit of claim 24, wherein the activation signal is a signal synchronized with a row address strobe signal supplied from the outside to access data of a memory cell of a semiconductor memory device. 제24항에 있어서, 상기 전원전압감지수단은 상기 활성화제어신호의 입력에 응답하여 전압검출펄스와 전압비교제어펄스를 순차적으로 발생하는 전압검출제어수단과, 상기 전압검출펄스와 상기 전압비교제어펄스의 입력에 응답하여 미리 설정된 결함검출전압의 전압과 반도체 메모리 장치의 외부로부터 공급되는 외부 전원전압의 레벨을 비교하여 외부 전원전압의 상태에 따른 레벨검출신호를 센스앰프 구동 제어 수단으로 출력하는 전압검출수단으로 구성함을 특징으로 하는 센스앰프 제어회로.25. The apparatus of claim 24, wherein the power supply voltage detection means comprises: voltage detection control means for sequentially generating a voltage detection pulse and a voltage comparison control pulse in response to an input of the activation control signal, and the voltage detection pulse and the voltage comparison control pulse. The voltage detection outputting the level detection signal according to the state of the external power supply voltage to the sense amplifier driving control means by comparing the voltage of the predetermined defect detection voltage with the level of the external power supply voltage supplied from the outside of the semiconductor memory device in response to the input of the signal. A sense amplifier control circuit comprising a means. 제26항에 있어서, 상기 전압검출수단과 상기 센스앰프 구동 제어수단의 사이에는 상기 검출된 레벨검출신호를 상기 전압검출펄스와 상기 전압비교제어펄스의 발생주기 사이에 위치되는 펄스 신호에 응답하여 래치 출력하는 레벨검출유지수단을 더 포함함을 특징으로 하는 센스앰프 제어회로.27. The method of claim 26, wherein between the voltage detection means and the sense amplifier driving control means, the detected level detection signal is latched in response to a pulse signal located between the voltage detection pulse and the generation period of the voltage comparison control pulse. And a level detection holding means for outputting. 제26항에 있어서, 상기 전압검출수단은, 외부 전원전압이 미리 설정된 결함검출전압 보다 낮을 때 외부 전원전압의 결함을 나타내는 레벨검출신호를 발생함을 특징으로 하는 센스앰프 제어회로.27. The sense amplifier control circuit according to claim 26, wherein the voltage detection means generates a level detection signal indicating a defect of the external power supply voltage when the external power supply voltage is lower than a predetermined defect detection voltage. 제28항에 있어서, 상기 제1센스앰프 구동 제어 수단은 상기 외부 전원전압을 상기 센스앰프 구동수단의 제어전압 입력노드에 공급하고 스위칭신호에 외부 전원전압의 입력을 차단하는 전원공급수단과, 출력노드가 상기 센스앰프 구동수단의 제어전압 입력노드에 접속되며 상기 제1트리거 신호 및 바이어스제어신호에 응답하여 상기 제어전압을 제1레벨로 유지하는 제어수단으로 구성함을 특징으로 하는 센스앰프 제어회로.29. The apparatus of claim 28, wherein the first sense amplifier driving control means comprises: power supply means for supplying the external power supply voltage to a control voltage input node of the sense amplifier driving means and cutting off input of an external power supply voltage to a switching signal; And a node connected to the control voltage input node of the sense amplifier driving means, the control means maintaining the control voltage at the first level in response to the first trigger signal and the bias control signal. . 제28항에 있어서, 상기 레벨제어수단은 상기 활성화 신호에 응답하여 상기 메모리 셀에 인가되는 전압과 미리 설정된 기준전압을 비교하는 비교수단과, 상기 외부 전원전압의 레벨보다 낮은 내부 전원전압의 레벨을 갖는 활성화 신호의 입력을 외부 전원전압의 레벨로 시프트 하여 출력하는 레벨시프트수단과, 상기 외부 전원전압과 상기 비교수단의 출력노드의 사이에 접속되며 상기 레벨시프트수단의 출력에 응답하여 상기 비교수단의 출력을 인에이블 혹은 디스에이블하는 비교기출력제어수단과, 상기 비교수단의 출력에 따라 제1레벨의 제1트리거 신호와 제2레벨의 제2트리거 신호를 상기 센스앰프 구동 제어 수단에 선택적으로 공급하는 트리거수단과, 상기 내부 전원전압과 접지전압의 사이에 접속되며 상기 제1트리거 신호에 응답하여 소정레벨의 전압을 바이어스제어신호로서 상기 제어수단에 공급하는 바이어스수단으로 구성함을 특징으로 하는 센스앰프 제어회로.29. The apparatus of claim 28, wherein the level control means comprises: comparing means for comparing a voltage applied to the memory cell with a preset reference voltage in response to the activation signal, and a level of an internal power supply voltage lower than a level of the external power supply voltage. A level shifting means for shifting the input of the activation signal to a level of an external power supply voltage, and outputting the level shifting means, and connected between the external power supply voltage and an output node of the comparing means and in response to an output of the level shifting means. A comparator output control means for enabling or disabling an output and selectively supplying a first trigger signal of a first level and a second trigger signal of a second level to the sense amplifier drive control means according to the output of the comparison means; A predetermined level connected between a trigger means and the internal power supply voltage and a ground voltage in response to the first trigger signal. A voltage as a bias control signal to the sense amplifier control circuit characterized in that it consists of a bias means for supplying to the control means. 제30항에 있어서, 상기 제2센스앰프 구동 제어 수단은 제1입력노드와 제2입력노드가 상기 트리거수단의 출력 단자와 상기 전압검출 수단의 출력 단자에 접속되어 제2트리거 신호에 의해 상기 레벨검출신호를 스위칭 신호로서 게이팅하는 게이트와, 상기 스위칭신호를 소정 지연하여 상기 전원공급수단에 공급하는 지연수단으로 구성함을 특징으로 하는 센스앰프 제어회로.31. The method of claim 30, wherein the second sense amplifier drive control means comprises: a first input node and a second input node connected to an output terminal of the trigger means and an output terminal of the voltage detection means, the level being controlled by a second trigger signal; And a gate for gating a detection signal as a switching signal and delay means for supplying the switching signal to the power supply means by a predetermined delay.
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