KR0183932B1 - Fifo control circuit - Google Patents
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Abstract
본 발명은 FIFO 제어회로에 관한 것이다. 본 발명에 따른 FIFO 제어회로는, M(M=2k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 있어서, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호에 응답하여 FIFO에 쓰기를 지시하는 저장지시기와, 상기 독출지시기의 출력과 상기 저장지시기의 출력을 입력으로하여 FIFO 풀 신호를 발생하는 FIFO 풀 신호 발생기, 및 상기 독출지시기의 출력과 상기 저장지시기의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는 FIFO 넌엠프티 신호를 발생하는 FIFO 넌엠프티 신호 발생기를 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 FIFO 제어회로를 채용하면 FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있으며, 또한 이 FIFO 제어회로는 간단한 논리 게이트들로 구현될 수 있는 장점이 있다.The present invention relates to a FIFO control circuit. The FIFO control circuit according to the present invention includes N (N = 0, 1, 2, ...) buffer buffers constituted by stages of M (M = 2 k , k = A readout indicator for instructing reading from the FIFO in response to a read strobe signal for reading data of the FIFO at a subsequent stage and a readout indicator for instructing reading from the FIFO in response to a read strobe signal for storing data in the FIFO at the previous stage A FIFO pool signal generator for generating an FIFO pool signal by receiving an output of the readout indicator and an output of the storage indicator, and a FIFO pool signal generator for outputting the output of the readout indicator and the output of the storage indicator, And a FIFO non-empty signal generator for generating a FIFO non-empty signal indicating that there is at least one or more data in the FIFO. Therefore, when the FIFO control circuit according to the present invention is employed, it is possible to write a specific number of data to the FIFO after the generation of the FIFO pool signal at the FIFO side due to the characteristic of the front end of the FIFO. Further, this FIFO control circuit can be implemented with simple logic gates .
Description
본 발명은 FIFO(First In First Out) 제어회로에 관한 것으로, 특히 M(M=2k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 관한 것이다.The present invention relates to a FIFO (First In First Out) control circuit, in particular, M (M = 2 k, k = 1,2,3, ...) consists of a stage is N (N = 0,1,2, ...) buffer buffers.
FIFO 설계를 할 때 데이터 파이프라인에 데이터가 들어있는 경우에서 처럼, FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호(Full Signal)가 발생한 후 특정한 개수의 데이터를 FIFO에 써야하는 응용구조가 있는 데, 이를 구현하기 위해서는 FIFO 제어회로가 필요하게 된다.As in the case where data is contained in the data pipeline when designing the FIFO, there is an application structure in which a specific number of data is written to the FIFO after the FIFO full signal (Full Signal) occurs on the FIFO side due to the nature of the front end of the FIFO. A FIFO control circuit is required.
따라서 본 발명이 이루고자 하는 기술적 과제는, M(M=2k, k=1,2,3,...)개의 셀을 갖고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO에서 FIFO 풀 신호가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있도록 하기 위한 FIFO 제어회로를 제공하는 데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an apparatus and a method for designing a buffer buffer having M (M = 2 k , k = 1, 2, 3, And a FIFO control circuit for enabling a specific number of data to be written into the FIFO after the FIFO pool signal is generated in the FIFO having the FIFO control signal.
도 1은 본 발명의 실시예에 따른 FIFO 제어회로의 블락도1 is a block diagram of a FIFO control circuit according to an embodiment of the present invention;
상기 목적을 달성하기 위한 본 발명에 따른 FIFO 제어회로는, M(M=2k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 있어서, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호에 응답하여 FIFO에 쓰기를 지시하는 저장지시기와, 상기 독출지시기의 출력과 상기 저장지시기의 출력을 입력으로하여 FIFO 풀 신호를 발생하는 FIFO 풀 신호 발생기, 및 상기 독출지시기의 출력과 상기 저장지시기의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는 FIFO 넌엠프티 신호를 발생하는 FIFO 넌엠프티 신호 발생기를 포함하는 것을 특징으로 한다.In order to achieve the above object, a FIFO control circuit according to the present invention comprises M (M = 2 k , k = 1, 2, 3, ...) stages and N (N = ) Read buffer for reading data from the FIFO in response to a read strobe signal for reading data from the FIFO at a later stage, and a control circuit for storing data in the FIFO at the previous stage A FIFO pool signal generator for generating a FIFO pool signal by receiving an output of the readout indicator and an output of the storage indicator in response to a write strobe signal and a FIFO pool signal generator for outputting an output of the readout indicator, And a FIFO non-empty signal generator for comparing the output of the storage indicator and generating a FIFO non-empty signal indicating that there is at least one or more data in the FIFO.
바람직한 실시예에 의하면, 상기 독출지시기 및 저장지시기는 K+1 비트의 레지스터로 구성되고, 상기 FIFO 풀 신호 발생기는 상기 저장지시기의 출력에 0에서 N 사이의 값을 더하여 상기 FIFO 풀 신호를 발생한다.According to a preferred embodiment, the readout indicator and the storage indicator comprise a register of K + 1 bits, and the FIFO pool signal generator generates a FIFO pool signal by adding a value between 0 and N to the output of the storage indicator .
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 FIFO 제어회로의 블락도로서, 여기에서는 설명을 간단히 하기 위하여 K가 2, M이 4, N이 2인 경우, 즉 4개의 셀을 갖는 FIFO 구조에서 2개의 완충버퍼를 갖는 FIFO 제어회로의 블락도를 나타낸다.FIG. 1 is a block diagram of a FIFO control circuit according to an embodiment of the present invention. In order to simplify the description, it is assumed that K is 2, M is 4, and N is 2. In a FIFO structure having four cells, And shows a block diagram of a FIFO control circuit having a buffer buffer.
도 1을 참조하면, 상기 FIFO 제어회로는, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호(rd_strobe)에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기(Read Pointer)(1)와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호(wr_strobe)에 응답하여 FIFO에 쓰기를 지시하는 저장지시기(Write Pointer)(3)와, 상기 독출지시기(1)의 출력과 상기 저장지시기(3)의 출력에 1과 2의 값을 더하여 FIFO가 풀(Full)이면 엑티브하이가 되는 FIFO 풀 신호(fifo_full)를 발생하는 FIFO 풀 신호 발생기(5)와, 상기 독출지시기(1)의 출력과 상기 저장지시기(3)의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는, 즉 후단에서 읽어갈 수 있는 데이터가 있음을 나타내는 FIFO 넌엠프티 신호(fifo_nempty)를 발생하는 FIFO 넌엠프티 신호 발생기(7)를 포함한다.1, the FIFO control circuit includes a read pointer (Read Pointer) 1 for instructing reading from the FIFO in response to a read strobe signal rd_strobe for reading data of a FIFO at a subsequent stage, A write pointer 3 for instructing writing to the FIFO in response to a write strobe signal wr_strobe for storing data in the FIFO in the FIFO; A FIFO pool signal generator 5 for generating a FIFO pool signal (fifo_full) which becomes active high when the FIFO is full by adding the values of 1 and 2 to the output of the read pointer 1 and the output The FIFO non-empty signal generator (FIFO) generates a FIFO non-empty signal (fifo_nempty) indicating that there is at least one or more data in the FIFO, that is, (7).
본 발명에서 M(M=2K,k=1,2,3,4,...)개의 셀을 갖는 FIFO의 독출지시기 및 저장지시기는 레지스터로 이루어지며 K+1 비트로 구성된다. 도 1의 경우에서와 같이 K가 2인 경우에는 독출지시기(1) 및 저장지시기(3)가 3비트의 레지스터로 구성된다. 이는 FIFO 상태신호의 생성을 용이하게 하기 위해서이다. 상기 FIFO 풀 신호 발생기(5)는 상기 저장지시기(3)의 출력에 각각 1 및 2를 더하는 덧셈기(11,13)와, 다수개의 비교기(15,17,19)와, 다수개의 배타적 오아게이트(21,23,25)와, 다수개의 앤드게이트(27,29,31)와, 오아게이트(33)로 구성된다. 또한 상기 FIFO 넌앰프티 신호 발생기(7)는 비교기(35)로 구성된다.In the present invention, the readout indicator and the storage indicator of the FIFO having M cells (M = 2 K , k = 1, 2, 3, 4, ...) are made up of registers and K + 1 bits. In the case of K = 2 as in the case of FIG. 1, the readout indicator 1 and the storage indicator 3 are composed of 3-bit registers. This is to facilitate generation of the FIFO status signal. The FIFO pool signal generator 5 comprises an adder 11,13 for adding 1 and 2 respectively to the output of the storage indicator 3, a plurality of comparators 15,17,19 and a plurality of exclusive OR gates 23, 25), a plurality of AND gates 27, 29, 31, and an OR gate 33. The FIFO non-amplifier T-signal generator 7 is composed of a comparator 35.
이하 도 1을 참조하여 상기 FIFO 제어회로의 동작을 설명하면 다음과 같다. 독출지시기(1) 및 저장지시기(3)는 초기에 각각 0으로 초기화되며, FIFO는 비어있는 상태가 된다. FIFO에서 라이트 스트로우브 신호(wr_strobe)가 발생하면, 저장지시기(3)가 현재 가리키는 FIFO 셀에 데이터를 쓴 다음에 저장지시기(1)의 값을 1 증가시킨다. 마찬가지로 리드 스트로우브 신호(rd_strobe)가 발생하면, 독출지시기(1)가 현재 가리키는 FIFO 셀의 데이터가 읽혀지고, 다음에 독출지시기(1)의 값을 1 증가시켜서 상기 독출지시기(1)가 새로 지정하는 셀의 데이터가 리드데이터(Read_Dta) 신호(도시되지 않았음)에 나타나게 된다. 독출지시기(1) 및 저장지시기(3)은 0에서 (2(K+1)-1) 사이의 값을 갖는 데, 도 1의 경우에는 3비트로 구성되므로 0에서 7 사이의 값을 갖게 된다. 그러므로 실제 FIFO 셀 지정은 독출지시기(1) 및 저장지시기(3)의 MSB(Most Significant Bit)를 제외한 나머지 비트 값으로 지정한다.Hereinafter, the operation of the FIFO control circuit will be described with reference to FIG. The readout indicator 1 and the storage indicator 3 are initially initialized to 0, respectively, and the FIFO is empty. When the write strobe signal wr_strobe is generated in the FIFO, the storage indicator 3 writes data in the FIFO cell currently pointed to, and then increases the value of the storage indicator 1 by one. Similarly, when the read strobe signal rd_strobe is generated, the data of the FIFO cell currently indicated by the readout indicator 1 is read, and then the value of the readout indicator 1 is incremented by one, (Read_Dta) signal (not shown). The readout indicator 1 and the storage indicator 3 have a value between 0 and (2 (K + 1) -1). In the case of FIG. 1, the readout indicator 1 and the storage indicator 3 have 3 bits. Therefore, the actual FIFO cell designation is designated by the remaining bit values excluding the MSB (Most Significant Bit) of the readout indicator 1 and the storage indicator 3.
본 발명에 따른 FIFO 제어회로는 아래의 표 1)과 같은 상태신호를 발생하며,The FIFO control circuit according to the present invention generates a status signal as shown in Table 1 below,
여기에서 rd_ptr 및 wr_ptr은 독출지시기 및 저장지시기의 값을 의미한다. 도 1의 경우에서와 같이 K가 2, M이 4, N이 2인 경우에는, 상기 표 1)에 따라 rd_ptr 및 wr_ptr 값에 따른 상태신호는 아래의 표 2)와 같이 주어진다.Where rd_ptr and wr_ptr are the values of the read and write indicators. In the case of K = 2, M = 4, and N = 2 as in the case of FIG. 1, status signals according to the rd_ptr and wr_ptr values according to Table 1 are given as shown in Table 2 below.
따라서 상술한 본 발명에 따른 FIFO 제어회로를 채용하면 FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호(Full Signal)가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있으며, 또한 이 FIFO 제어회로는 간단한 논리 게이트들로 구현될 수 있는 장점이 있다.Therefore, when the FIFO control circuit according to the present invention is used, a specific number of data can be written to the FIFO after the FIFO full signal (Full Signal) occurs on the FIFO side due to the nature of the front end of the FIFO. As shown in FIG.
Claims (4)
Priority Applications (1)
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| KR1019960044003A KR0183932B1 (en) | 1996-10-04 | 1996-10-04 | Fifo control circuit |
Applications Claiming Priority (1)
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| KR1019960044003A KR0183932B1 (en) | 1996-10-04 | 1996-10-04 | Fifo control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
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Family Applications (1)
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| KR1019960044003A KR0183932B1 (en) | 1996-10-04 | 1996-10-04 | Fifo control circuit |
Country Status (1)
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Families Citing this family (1)
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| JP3308912B2 (en) * | 1998-09-08 | 2002-07-29 | エヌイーシーマイクロシステム株式会社 | FIFO memory device and control method therefor |
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1996
- 1996-10-04 KR KR1019960044003A patent/KR0183932B1/en not_active IP Right Cessation
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| KR19980025762A (en) | 1998-07-15 |
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