KR0183869B1 - 2-stage voltage differential amplifier - Google Patents
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Abstract
본 발명은 2단 전압 차동증폭기에 관한 것이다. 본 발명은, 한쌍의 데이터 입력라인으로부터 한쌍의 상보 입력을 받아 1차 증폭하는 1단계 증폭기와, 상기 1단계 증폭기의 한쌍의 상보 출력을 2차 증폭하여 한쌍의 데이터 출력라인에 출력하는 2단계 증폭기로 구성된 2단 전압 차동증폭기에 있어서, 상기 2단계 증폭기가, 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 드레인이 상기 한쌍의 데이터 출력라인에 연결된 한쌍의 차동 트랜지스터와, 각각의 게이트와 드레인이 상기 한쌍의 차동 트랜지스터의 드레인에 크로스커플되고 각각의 소오스가 공급전압에 연결된 한쌍의 부하 트랜지스터와, 게이트가 제어신호에 연결되고 드레인이 상기 한쌍의 차동 트랜지스터의 소오스에 연결되며 소오스가 접지전압에 연결된 제어 트랜지스터와, 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 드레인이 상기 한쌍의 부하 트랜지스터의 게이트에 연결되며 각각의 소오스가 공급전압에 연결된 한쌍의 전압감지 트랜지스터를 포함하는 것을 특징으로 한다. 따라서 본 발명은 짧은 주기로 연속적인 데이터 출력시 프리차지동작이나 등화동작없이 계속 동작시켜 연속적인 데이터를 출력할 수 있고, 전류소모가 작으며, 또한 속도저하없이 데이터 출력라인을 한쌍이 아닌 하나만으로 사용하는 것이 가능하다.The present invention relates to a two-stage voltage differential amplifier. The present invention relates to a two-stage amplifier for amplifying a pair of complementary outputs of a first-stage amplifier and outputting it to a pair of data output lines, a first-stage amplifier for receiving a pair of complementary inputs from a pair of data input lines, Wherein the two-stage amplifier comprises: a pair of differential transistors each having a gate connected to a pair of output lines of the first stage amplifier and each drain connected to the pair of data output lines; A pair of load transistors each of which has a gate and a drain cross-coupled to the drains of the pair of differential transistors and each source connected to a supply voltage; and a gate connected to the control signal and a drain connected to the source of the pair of differential transistors A control transistor whose source is connected to a ground voltage, Connected to a pair of output lines and the respective drain is coupled to the gate of the pair of load transistors, it characterized in that it comprises a pair of voltage sensing transistors are each connected to a supply voltage source. Therefore, the present invention can continuously output data in continuous data output in a short cycle without precharging operation or equalization operation, and it is possible to use the data output line in only one pair It is possible to do.
Description
제1도는 종래의 2단 전압 차동증폭기의 회로도.FIG. 1 is a circuit diagram of a conventional two-stage voltage differential amplifier. FIG.
제2도는 또 다른 종래의 2단 전압 차동증폭기의 회로도.FIG. 2 is a circuit diagram of another conventional two-stage voltage differential amplifier. FIG.
제3도는 본 발명의 제1실시예에 따른 2단 전압 차동증폭기의 회로도.FIG. 3 is a circuit diagram of a two-stage voltage differential amplifier according to a first embodiment of the present invention; FIG.
제4도는 제3도의 2단계 증폭기의 트랜지스터 크기비를 포함한 회로도.4 is a circuit diagram including the transistor size ratio of the second stage amplifier of FIG.
제5도는 본 발명의 제2실시예에 따른 2단 전압 차동증폭기의 회로도.5 is a circuit diagram of a two-stage voltage differential amplifier according to a second embodiment of the present invention.
제6도는 제5도의 2단계 증폭기의 트랜지스터 크기비를 포함한 회로도.FIG. 6 is a circuit diagram including the transistor size ratio of the second stage amplifier of FIG. 5; FIG.
본 발명은 반도체 메모리장치의 감지증폭기에 관한 것으로, 특히 반도체 메모리 장치의 2단 전압 차동증폭기에 관한 것이다.The present invention relates to a sense amplifier of a semiconductor memory device, and more particularly to a two-stage voltage differential amplifier of a semiconductor memory device.
반도체 메모리장치는 작은 전압차이를 갖는 한쌍의 상보 신호를 증폭하기 위해 감지증폭기를 사용하고, 대부분의 디램(DRAM) 및 에스램(SRAM)은 감지증폭기로서 큰 CMRR(Common Mode Rejection Ratio)을 갖는 차동폭기를 사용한다.Semiconductor memory devices use sense amplifiers to amplify a pair of complementary signals with small voltage differences, and most DRAMs and SRAMs are differential amplifiers having a large Common Mode Rejection Ratio (CMRR) Aeration is used.
제1도는 종래의 2단 전압 차동증폭기의 회로도를 나타낸다.FIG. 1 shows a circuit diagram of a conventional two-stage voltage differential amplifier.
제1도를 참조하면, 종래의 2단 전압 차동증폭기는, 한쌍의 데이터 입력라인(d,)으로부터 한쌍의 상보 입력을 받아 1차 증폭하여 한쌍의 출력라인(ID,)에 출력하는 1단계 증폭기(1)와, 상기 1단계 증폭기(1)의 한쌍의 출력라인(ID,)으로부터 한쌍의 상보 출력을 받아 2차 증폭하여 한쌍의 데이터 출력라인(D,)에 출력하는 2단계 증폭기(200)로 구성된다.Referring to FIG. 1, a conventional two-stage voltage differential amplifier includes a pair of data input lines d, And receives a pair of complementary inputs from the pair of output lines (ID, Stage amplifier (1), and a pair of output lines (ID, ), Receives a pair of complementary outputs, performs secondary amplification and outputs a pair of data output lines (D, And outputs the amplified signal to a two-stage amplifier 200.
상기 1단계 증폭기(1) 및 2단계 증폭기(2)는 통상의 전압 차등증폭기로서, NMOS 차동 트랜지스터(MN1 내지 MN4, MN6 내지 MN9)와 PMOS 전류미러 부하 트랜지스터(MP1 내지 MP8)로 구성되는 능동부하 차동증폭기 2개가 대칭적으로 병렬연결되어 구성되고, 게이트에 상기 1단계 증폭기(1) 및 2단계 증폭기(2)의 턴온 및 턴오프를 제어하는 제어신호(IOS)가 연결되는 NMOS 제어 트랜지스터(MN5,MN10)를 포함한다.The first-stage amplifier 1 and the second-stage amplifier 2 are ordinary voltage differential amplifiers and each have an active load composed of NMOS differential transistors MN1 to MN4 and MN6 to MN9 and PMOS current mirror load transistors MP1 to MP8 And a control signal IOS for controlling the turn-on and turn-off of the first-stage amplifier 1 and the second-stage amplifier 2 are connected to the gate of the NMOS control transistor MN5 , MN10).
상기 2단 전압 차동증폭기는, 1단계 증폭기(1)의 한쌍의 출력라인(ID,)의 신호가 충분히 증폭되지 않을 경우 2단계 증폭기(2)가 1단계 증폭기의 출력라인(ID,)의 신호를 다시 증폭함으로써, 전압레벨이 공급전압(IVC) 또는 접지전압(0V)에 가깝고 경사가 샤프(Sharp)한 출력을 한쌍의 데이터 출력라인(D,)에 출력한다.The two-stage voltage differential amplifier includes a pair of output lines (ID, Is not sufficiently amplified, the two-stage amplifier 2 outputs the output line (ID, The output of which the voltage level is close to the supply voltage IVC or the ground voltage 0V and the warp is sharp is output to the pair of data output lines D, .
상술한 종래의 2단 전압 차동증폭기는, 입력신호를 감지하기 위하여 항상 턴온되어 있으므로 계속 DC 전류가 흐르는 문제점이 있고, 또한 여러개의 감지증폭기가 동시에 동작하는 최근의 메모리장치에서 상기 종래의 2단 전압 차동증폭기를 사용할 경우에는 소모되는 전류의 비중이 매우 크다.The conventional two-stage voltage differential amplifier has a problem that the DC current flows continuously because it is always turned on to sense an input signal, and in a recent memory device in which a plurality of sense amplifiers simultaneously operate, When a differential amplifier is used, the proportion of the current consumed is very large.
제2도는 또 다른 종래의 2단 전압 차동증폭기의 회로도로서, 미국 특허 NO 5,126,974에 개재되어 있다.FIG. 2 is a circuit diagram of another conventional two-stage voltage differential amplifier, which is disclosed in U.S. Patent No. 5,126,974.
제2도를 참조하면, 상기 2단 전압 차동증폭기의 1단계 증폭기(10)는 제1도의 2단 전압 차동증폭기의 1단계 증폭기(1)와 동일하고, 1단계 증폭기(10)의 MP9 내지 MP12는 PMOS 전류미러 부하 트랜지스터이고 MN11 내지 MN14은 NMOS 차동 트랜지스터이다.Referring to FIG. 2, the first stage amplifier 10 of the two-stage voltage differential amplifier is the same as the first stage amplifier 1 of the two-stage voltage differential amplifier of FIG. 1, Is a PMOS current mirror load transistor and MN11 to MN14 are NMOS differential transistors.
2단계 증폭기(20)는 두 개의 PMOS 부하 트랜지스터(MP13 내지 MP14)가 서로 크로스커플(Cross-Couple)되고, 1단계 증폭기(10)의 한쌍의 출력라인(ID,)이 NMOS 차동 트랜지스터(MN16 내지 MN17)의 게이트로 연결되며, 상기 두 개의 PMOS 부하 트랜지스터(MP13 내지 MP14)와 상기 NMOS 차동 트랜지스터( MN16 및 MN17)의 접속점에 한쌍의 데이터 출력라인(D,)이 연결되어 구성된다. 또한 게이트에 2단계 증폭기(20)의 턴온 및 턴오프를 제어하는 제어신호(IOS)가 연결되는 NMOS 제어 트랜지스터(MN15)를 포함한다.The two-stage amplifier 20 includes two PMOS load transistors MP13 to MP14 cross-coupled to each other and a pair of output lines ID, Is connected to the gates of the NMOS differential transistors MN16 to MN17 and a pair of data output lines D and D are connected to the connection points of the two PMOS load transistors MP13 to MP14 and the NMOS differential transistors MN16 and MN17, ) Are connected and configured. And an NMOS control transistor MN15 to which a control signal IOS for controlling the turn-on and turn-off of the two-stage amplifier 20 is connected to the gate thereof.
제어신호 φ1 및에 의해 제어되는 트랜스미션 게이트(T1), 제어신호 φ2 및에 의해 제어되는 트랜스미션 게이트(T2), 제어신호 φ3 및에 의해 제어되는 트랜스미션 게이트(T3)는 각각의 상보 데이터라인 쌍에 연결되어 두 데이터라인의 전압을 등화(Equalizing)시키는 역할을 한다.The control signals? 1 and? A transmission gate T1, a control signal? 2, and a control signal? A transmission gate T2 controlled by a control signal? 3, The transmission gate T3, which is controlled by the complementary data line T3, is connected to each complementary data line pair to equalize the voltages of the two data lines.
상술한 종래의 2단 전압 차동증폭기는, 센싱 동작을 하기 이전에 트랜스미션 게이트(T3)를 통해 한쌍의 상보 데이터 출력라인(D,)을 등화시켜야 하므로, 짧은 주기로 연속적인 데이터를 엑세스(Access)하여 상기 전압 차동증폭기를 계속 동작시켜야 하는 디램등에서는 사용되기 어렵다. 또한 상기 2단 전압 차동증폭기의 한쌍의 상보 데이터 출력라인(D,)중에서 하나의 데이터 출력라인만을 사용하는 경우에는 속도의 저하가 발생된다.The above-described conventional two-stage voltage differential amplifier includes a pair of complementary data output lines D, It is difficult to use it in a DRAM or the like which must continuously operate the voltage differential amplifier by accessing continuous data in a short cycle. Also, a pair of complementary data output lines (D, In the case of using only one data output line, the speed is lowered.
따라서 본 발명의 목적은, 짧은 주기로 연속적인 데이터 출력시 프리차지동작이나 등화동작없이 계속 동작시켜 연속적인 데이터를 출력할 수 있고, 전류소모가 작으며, 속도저하가 거의 없이 데이터 출력라인을 한쌍이 아닌 하나만을 사용할 수 있게 하는 2단 전압 차동증폭기를 제공하는데 있다.Therefore, an object of the present invention is to provide a data output circuit capable of continuously outputting continuous data without a pre-charge operation or an equalization operation in a short period of continuous data output, Stage voltage differential amplifier that can use only one of the two voltage differential amplifiers.
상기 목적을 달성하기 위한 본 발명에 따른 2단 전압 차동증폭기는, 한쌍의 데이터 입력라인으로부터 한쌍의 상보 입력을 받아 1차 증폭하는 1단계 증폭기와, 상기 1단계 증폭기의 한쌍의 상보 출력을 2차 증폭하여 한쌍의 데이터 출력라인에 출력하는 2단계 증폭기로 구성된 2단 전압 차동증폭기에 있어서, 상기 2단계 증폭기가, 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 드레인이 상기 한쌍의 데이터 출력라인에 연결된 한쌍의 차동 트랜지스터; 각각의 게이트와 드레인이 상기 한쌍의 차동 트랜지스터의 드레인에 크로스커플되고 각각의 소오스가 공급전압에 연결된 한쌍의 부하 트랜지스터; 게이트가 제어신호에 연결되고 드레인이 상기 한쌍의 차동 트랜지스터의 소오스에 연결되며 소오스가 접지전압에 연결된 제어 트랜지스터; 및 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 드레인이 상기 한쌍의 부하 트랜지스터의 게이트에 연결되며 각각의 소오스가 공급전압에 연결된 한쌍의 전압감지 트랜지스터를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a two-stage voltage differential amplifier including a first-stage amplifier for receiving a pair of complementary inputs from a pair of data input lines, a first-stage amplifier for amplifying a pair of complementary outputs of the first- Stage amplifiers each having a gate connected to a pair of output lines of the first-stage amplifier, each of the gates being connected to a pair of output lines of the first-stage amplifier, A pair of differential transistors coupled to a pair of data output lines; A pair of load transistors whose respective gates and drains are cross-coupled to the drains of said pair of differential transistors and whose respective sources are connected to a supply voltage; A control transistor having a gate connected to a control signal, a drain connected to a source of the pair of differential transistors, and a source connected to a ground voltage; And a pair of voltage sensing transistors each having a gate connected to a pair of output lines of the first stage amplifier and each drain connected to a gate of the pair of load transistors and each source connected to a supply voltage, do.
바람직한 실시예에 의하면, 상기 한쌍의 차동 트랜지스터 NMOS로, 상기 한쌍의 부하 트랜지스터는 PMOS로, 상기 제어 트랜지스터 NMOS로, 상기 한쌍의 전압감지 트랜지스터 NMOS로 구성된다.According to a preferred embodiment, in the pair of differential transistors NMOS, the pair of load transistors are composed of PMOS and the control transistor NMOS is composed of the pair of voltage sensing transistors NMOS.
상기 목적을 달성하기 위한 본 발명에 따른 또 다른 구성의 2단 전압 차동증폭기는, 한쌍의 데이터 입력라인으로부터 한쌍의 상보 입력을 받아 1차 증폭하는 1단계 증폭기와, 상기 1단계 증폭기의 한쌍의 상보 입력을 받아 1차 증폭하는 1단계 증폭기와, 상기 1단계 증폭기의 한쌍의 상보 출력을 2차 증폭하여 한쌍의 데이터 출력라인에 출력하는 2단계 증폭기로 구성된 2단 전압 차동증폭기에 있어서, 상기 2단계 증폭기가, 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 드레인이 상기 한쌍의 데이터 출력라인에 연결된 한쌍의 차동 트랜지스터; 각각의 게이트와 드레인이 상기 한쌍의 차동 트랜지스터의 드레인 크로스커플되고 각각의 소오스가 접지전압에 연결된 한쌍의 부하 트랜지스터; 게이트가 제어신호에 연결되고 드레인이 상기 한쌍의 차동 트랜지스터의 소오스에 연결되며 소오스가 공급전압에 연결된 제어 트랜지스터; 각각의 게이트가 상기 1단계 증폭기의 한쌍의 출력라인에 연결되고 각각의 소오스가 상기 한쌍의 부하 트랜지스터의 게이트에 연결되며 각각의 드레인이 접지전압에 연결된 한쌍의 전압감지 트랜지스터를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a two-stage voltage differential amplifier including a first-stage amplifier for receiving a pair of complementary inputs from a pair of data input lines, a first- Stage voltage amplifier including a two-stage amplifier for amplifying a pair of complementary outputs of the first-stage amplifier and outputting the amplified signals to a pair of data output lines, the two- A pair of differential transistors each having a gate connected to a pair of output lines of the first stage amplifier and a drain connected to the pair of data output lines; A pair of load transistors each having a gate and a drain cross-coupled to the drains of the pair of differential transistors and each source connected to a ground voltage; A control transistor having a gate connected to a control signal, a drain connected to a source of the pair of differential transistors, and a source connected to a supply voltage; And a pair of voltage sensing transistors each having a gate connected to a pair of output lines of the first stage amplifier and each source connected to a gate of the pair of load transistors and each drain connected to a ground voltage .
바람직한 실시예에 의하면, 상기 한쌍의 차동 트랜지스터 PMOS로, 상기 한쌍의 부하 트랜지스터는 NMOS로, 상기 제어 트랜지스터 PMOS로, 상기 한쌍의 전압감지 트랜지스터 PMOS로 구성된다.According to a preferred embodiment, in the pair of differential transistors PMOS, the pair of load transistors are NMOS, and the control transistor PMOS is composed of the pair of voltage sensing transistors PMOS.
따라서 본 발명에 따른 2단 전압 차동증폭기는, 짧은 주기로 연속적인 데이터 출력시 프로차지동작이나 등화동작없이 계속 동작시켜 연속적인 데이터를 출력할 수 있고, 또한 속도저하없이 데이터 출력라인을 한쌍이 아닌 하나만으로 사용하는 것이 가능하다.Therefore, the two-stage voltage differential amplifier according to the present invention is capable of continuously outputting continuous data without a procharging operation or an equalizing operation in a short period of continuous data output, Can be used.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 제1실시예에 따른 2단 전압 차동증폭기의 회로도를 나타낸다.FIG. 3 shows a circuit diagram of a two-stage voltage differential amplifier according to the first embodiment of the present invention.
제3도를 참조하면, 상기 2단 전압 차동증폭기는, 한쌍의 데이터 입력라인(d,)으로부터 한쌍의 상보 입력을 받아 1차 증폭하여 한쌍의 출력라인(ID,)에 출력하는 1단계 증폭기(100)와, 상기 1단계 증폭기(100)의 한쌍의 출력라인(ID,)으로부터 한쌍의 상보 출력을 받아 2차 증폭하여 한쌍의 데이터 출력라인(D,)에 출력하는 2단계 증폭기(200)로 구성된다.Referring to FIG. 3, the two-stage voltage differential amplifier includes a pair of data input lines d, And receives a pair of complementary inputs from the pair of output lines (ID, Stage amplifier 100, a pair of output lines (ID, ID) of the first-stage amplifier 100, ), Receives a pair of complementary outputs, performs secondary amplification and outputs a pair of data output lines (D, And outputs the amplified signal to a two-stage amplifier 200.
상기 1단계 증폭기(100)는 통상의 전압 차동증폭기로서, NMOS 차동 트랜지스터(MN19 내지 MN22)와 PMOS 전류미러 부하 트랜지스터(MP15 내지 MP18)로 구성되는 능동부하 차동증폭기 2개가 대칭적으로 병렬연결되어 구성되고, 게이트에 상기 1단계 증폭기(100)의 턴온 및 턴오프를 제어하는 제어신호(IOS)가 연결되는 NMOS 제어 트랜지스터(MN23)를 포함한다.The first-stage amplifier 100 is a conventional voltage differential amplifier, and two active load differential amplifiers composed of NMOS differential transistors MN19 to MN22 and PMOS current mirror load transistors MP15 to MP18 are symmetrically connected in parallel And an NMOS control transistor MN23 to which a control signal IOS for controlling the turn-on and turn-off of the first-stage amplifier 100 is connected.
상기 2단계 증폭기(200)가 본 발명에 따른 레벨쉬프터형 전압 차동증폭기로서, 각각의 게이트가 상기 1단계 증폭기(100)의 한쌍의 출력라인(ID,)에 연결되고 각각의 드레인이 상기 한쌍의 데이터 출력라인(D,)에 연결된 한쌍의 NMOS 차동 트랜지스터(MN24,MN25)와, 각각의 게이트와 드레인이 상기 한쌍의 NMOS 차동 트랜지스터(MN24,MN25)의 드레인에 크로스커플(Cross Couple)되고 각각의 소오스가 내부 공급전압(IVC)에 연결된 한쌍의 PMOS 부하 트랜지스터(MP19,MP20)와, 게이트가 제어신호(IOS)에 연결되고 드레인 상기 한쌍의 NMOS 차동 트랜지스터(MN24,MN25)의 소오스에 연결되며 소오스 접지전압(VSS)에 연결된 NMOS 제어 트랜지스터(MN26)와, 각각의 게이트가 상기 1단계 증폭기(100)의 한쌍의 출력라인(ID,)에 연결되고 각각의 드레인이 상기 한쌍의 PMOS 전류미러 부하 트랜지스터(MP19,MP20)의 게이트에 연결되며 각각의 소오스가 내부 공급전압(IVC)에 연결된 한쌍의 NMOS 전압감지 트랜지스터(MN27,MN28)를 포함한다.The two-stage amplifier 200 is a level-shifter type voltage differential amplifier according to the present invention, in which each gate is connected to a pair of output lines (ID, And each drain is connected to the pair of data output lines D, A pair of NMOS differential transistors MN24 and MN25 connected to the drains of the pair of NMOS differential transistors MN24 and MN25 and a gate and a drain of each of the NMOS transistors MN24 and MN25 are cross-coupled to the drains of the pair of NMOS differential transistors MN24 and MN25, And a drain connected to the source of the pair of NMOS differential transistors MN24 and MN25 and connected to the source ground voltage VSS via the drain of the pair of PMOS load transistors MP19 and MP20, Connected NMOS control transistor (MN26), each gate of which is connected to a pair of output lines (ID, And a pair of NMOS voltage sensing transistors MN27 and MN28 each having a drain connected to the gate of the pair of PMOS current mirror load transistors MP19 and MP20 and each source connected to an internal supply voltage IVC, .
제3도를 참조하여, 1단계 증폭기(100)의 동작은 생략하고, 2단계 증폭기(200)의 동작을 단계별로 설명하면 다음과 같다.Referring to FIG. 3, the operation of the first stage amplifier 100 is omitted, and the operation of the second stage amplifier 200 will be described step by step.
먼저 제어신호(IOS)가 논리 1이 되면, 2단계 증폭기(200)의 제어 트랜지스터(MN26)가 턴온된다. 상기 1단계 증폭기(100)의 출력라인(ID)의 신호가 상보 출력라인()의 신호보다 전압레벨이 높을 경우에는, 차동 트랜지스터(MN24)가 차동 트랜지스터(MN25)보다 전류구동 능력이 커지므로 2단계 증폭기(200)의 데이터 출력라인(D)의 전압레벨이 상보 데이터 출력라인()의 전압레벨보다 낮아진다. 이에 따라 상기 2단계 증폭기(200)의 데이터 출력라인(D)의 낮은 전압레벨에 의해 부하 트랜지스터(MP20)가 턴온됨으로써 상보 데이터 출력라인()의 전압레벨이 상승하고, 상기 상보 데이터 출력라인()의 전압레벨이 충분히 상승하면 부하 트랜지스터(MP19)가 턴오프됨으로써 결국 상기 데이터 출력라인(D)의 전압레벨은 논리 0레벨까지 내려간다.First, when the control signal IOS becomes logic 1, the control transistor MN26 of the two-stage amplifier 200 is turned on. The signal of the output line (ID) of the first-stage amplifier 100 is output to the complementary output line The voltage level of the data output line D of the two-stage amplifier 200 is higher than the voltage level of the complementary data output line D2 because the current driving capability of the differential transistor MN24 is higher than that of the differential transistor MN25. ( ≪ / RTI > Accordingly, the load transistor MP20 is turned on by the low voltage level of the data output line D of the two-stage amplifier 200, The voltage level of the complementary data output line The load transistor MP19 is turned off so that the voltage level of the data output line D is lowered to the logic 0 level.
또한 상기 1단계 증폭기(100)의 상보 출력라인() 신호의 전압레벨이 출력라인(ID) 신호의 전압레벨보다 낮으므로 차동 트랜지스터(MN25)는 완전히 턴온되지 못하고, 또한 차동 트랜지스터(MN25)의 전류구동 능력이 부하 트랜지스터(MP20)의 전류구동 능력에 비해 작으므로, 상기 2단계 증폭기(200)의 상보 데이터 출력라인()의 전압레벨은 상승하게 된다. 이때 1단계 증폭기(100)의 상보 출력라인() 신호의 전압레벨이 차동 트랜지스터(MN25)의 문턱전압보다 낮을 경우 차동 트랜지스터(MN25)는 턴오프되므로, 2단계 증폭기(200)의 상보 데이터 출력라인()의 전압레벨은 논리 1레벨까지 상승하게 된다.Further, the complementary output line (" ) Signal is lower than the voltage level of the output line ID signal, the differential transistor MN25 can not be turned on completely and the current drive capability of the differential transistor MN25 is lower than the current drive capability of the load transistor MP20 The complementary data output line of the two-stage amplifier 200 Is increased. At this time, the complementary output line ( ) Signal is lower than the threshold voltage of the differential transistor MN25, the differential transistor MN25 is turned off, so that the complementary data output line Is raised to the logic 1 level.
상기 1단계 증폭기(100)의 출력라인(ID)의 신호가 상보 출력라인()의 신호보다 전압레벨이 낮을 경우에는,차동 트랜지스터(MN25)가 차동 트랜지스터(MN24)보다 전류구동 능력이 커지므로 2단계 증폭기(200)의 상보 데이터 출력라인()의 전압레벨이 데이터 출력라인(D)의 전압레벨보다 낮아진다. 이에 따라 상기 2단계 증폭기(200)의 상보 데이터 출력라인()의 낮은 전압레벨에 의해 부하 트랜지스터(MP19)가 턴온됨으로써 데이터 출력라인(D)의 전압레벨이 상승하고, 상기 데이터 출력라인(D)의 전압레벨이 충분히 상승하면 부하 트랜지스터(MP20)가 턴오프됨으로써 결국 상보 데이터 출력라인()의 전압레벨은 논리 0레벨까지 내려간다.The signal of the output line (ID) of the first-stage amplifier 100 is output to the complementary output line The differential transistor MN25 has a higher current driving capability than that of the differential transistor MN24 so that the complementary data output line of the two stage amplifier 200 Becomes lower than the voltage level of the data output line (D). Thus, the complementary data output line (" The voltage level of the data output line D rises due to the turn-on of the load transistor MP19 due to the low voltage level of the data output line D. When the voltage level of the data output line D sufficiently rises, The complementary data output line ( ) Falls to the logic 0 level.
또한 상기 1단계 증폭기(100)의 출력라인(ID) 신호의 전압레벨이 상보 출력라인() 신호의 전압레벨보다 낮으므로 차동 트랜지스터(MN24)는 완전히 턴온되지 못하고, 또한 차동 트랜지스터(MN24)의 전류구동 능력이 부하 트랜지스터(MP19)의 전류구동 능력에 비해 작으므로, 상기 2단계 증폭기(200)의 데이터 출력라인(D)의 전압레벨은 상승하게 된다. 이때 1단계 증폭기(100)의 출력라인(ID)신호의 전압레벨이 차동 트랜지스터(MN24)의 문턱전압보다 낮을 경우 차동 트랜지스터(MN24)는 턴오프되므로, 2단계 증폭기(200)의 데이터 출력라인(D)의 전압레벨은 논리 1레벨까지 상승하게 된다.Also, when the voltage level of the output line (ID) signal of the first stage amplifier 100 is higher than the voltage level of the complementary output line The differential transistor MN24 can not be completely turned on and the current driving capability of the differential transistor MN24 is smaller than the current driving capability of the load transistor MP19, The voltage level of the data output line D becomes high. At this time, when the voltage level of the output line (ID) signal of the first-stage amplifier 100 is lower than the threshold voltage of the differential transistor MN24, the differential transistor MN24 is turned off, D is raised to the logic 1 level.
한쌍의 NMOS 전압감지 트랜지스터(MN27,MN28)는 1단계 증폭기(100)의 출력라인(ID) 신호 또는 상보 출력라인() 신호가 논리 1레벨로 상승할 때, 부하 트랜지스터(MP19,MP20)를 좀 더 빨리 턴오프시킴으로써 전압감지 속도를 빠르게 하고 전압감지시 흐르는 전류를 감소시키는 역활을 한다.The pair of NMOS voltage sensing transistors MN27 and MN28 are connected to the output line ID signal of the first stage amplifier 100 or the complementary output line When the signal rises to the logic 1 level, the load transistors MP19 and MP20 are turned off more quickly to speed up the voltage sensing speed and reduce the current flowing during voltage sensing.
제4도는 제3도의 2단계 증폭기의 트랜지스터 크기비(Size Ratio)를 포함한 회로도를 나타낸다.FIG. 4 shows a circuit diagram including the transistor size ratio of the second stage amplifier of FIG.
제4도를 참조하면, 한쌍의 차동 트랜지스터(MN24,MN25)의 폭/길이(Width/Length) 비율이 한쌍의 부하 트랜지스터(MP19,MP20)의 폭/길이 비율보다 크게 구성되고, 또한 부하 트랜지스터(MP19)의 폭/길이의 비율이 부하 트랜지스터(MP20)의 폭/길이의 비율보다 크게 구성된다.Referring to FIG. 4, the width / length ratio of the pair of differential transistors MN24 and MN25 is configured to be larger than the width / length ratio of the pair of load transistors MP19 and MP20, The ratio of the width / length of the load transistor MP19 to the width / length of the load transistor MP20 is larger than the ratio of the width / length of the load transistor MP20.
따라서 부하 트랜지스터(MP20)의 구동능력이 작으므로, 차동 트랜지스터(MN25)가 턴온되면 2단계 증폭기의 상보 데이터 출력라인()은 즉시 낮은 전압레벨이 되고, 이에 따라 부하 트랜지스터(MP19)는 빠르게 턴온됨으로써 데이터 출력라인(D)의 전압레벨이 높아지게 된다. 부하 트랜지스터(MP19)의 크기가 부하 트랜지스터(MP20)의 크기보다 크게 되어 있으므로, 데이터 출력라인(D)의 풀업능력을 크게 설계하면 데이터 출력라인(D)의 풀업속도는 증가하게 된다. 이 경우 데이터 출력라인(D)을 풀다운시킬 때, 부하 트랜지스터(MP19)의 전류구동 능력이 증가하였으므로 풀다운 속도는 감소하게 된다.Therefore, since the driving capability of the load transistor MP20 is small, when the differential transistor MN25 is turned on, the complementary data output line ( Immediately becomes a low voltage level, and accordingly, the load transistor MP19 is turned on quickly, so that the voltage level of the data output line D becomes high. Since the size of the load transistor MP19 is larger than that of the load transistor MP20, if the pull-up capability of the data output line D is designed to be large, the pull-up speed of the data output line D increases. In this case, when the data output line D is pulled down, the pull-down speed is decreased because the current driving capability of the load transistor MP19 is increased.
결과적으로 최종 출력단인 데이터 출력라인(D)의 풀업시간과 풀다운시간이 비슷하게 되고, 이에 따라 속도저하가 거의 없이 상기 2단계 증폭기의 데이터 출력라인을 한쌍이 아닌 하나만으로 사용하는 것이 가능하다.As a result, the pull-up time and the pull-down time of the data output line (D), which is the final output terminal, become similar to each other, so that it is possible to use only one data output line of the two-stage amplifier without a drop in speed.
또한 제2도의 종래의 2단 전압 차동증폭기에서는 데이터를 감지하기 위해서 등화수단이 필요하지만, 본 발명에서는 풀업을 담당하는 부하 트랜지스터(MP19,MP20)에 비해 풀다운을 담당하는 차동 트랜지스터(MN24,MN25)의 크기가 크게 구성됨으로써, 프리차지동작이나 등화동작없이 차동 트랜지스터(MN24,MN25)의 전류구동 능력만으로 데이터 출력라인(D) 및 상보 데이터 출력라인()의 데이터를 연속적으로 얻을 수 있다.In the conventional two-stage voltage differential amplifier of FIG. 2, equalizing means are required to sense data. In the present invention, differential transistors MN24 and MN25, which are pulled down compared to the load transistors MP19 and MP20, The data output line D and the complementary data output line (not shown) are driven only by the current driving capability of the differential transistors MN24 and MN25 without a precharging operation or an equalizing operation. ) Can be continuously obtained.
제5도는 본 발명의 제2실시예에 따른 2단 전압 차동증폭기의 회로도를 나타낸다.FIG. 5 shows a circuit diagram of a two-stage voltage differential amplifier according to a second embodiment of the present invention.
제5도를 참조하면, 상기 2단 전압 차동증폭기는, 1단계 증폭기(1000)와 2단계 증폭기(2000)로 구성된다.Referring to FIG. 5, the two-stage voltage differential amplifier includes a first stage amplifier 1000 and a second stage amplifier 2000.
상기 1단계 증폭기(1000)는 통상의 전압 차동증폭기로서, PMOS 차동 부하 트랜지스터(MP22 내지 MP25)와 NMOS 전류미러 부하 트랜지스터(MN27 내지 MN30)로 구성되는 능동부하 차동증폭기 2개가 대칭적으로 병렬연결되어 구성되고, 게이트에 상기 1단계 증폭기(1000)의 턴온 및 턴오프를 제어하는 제어신호(IOS)가 연결되는 PMOS 제어 트랜지스터(MP21)를 포함한다.The first stage amplifier 1000 is a conventional voltage differential amplifier in which two active load differential amplifiers composed of PMOS differential load transistors MP22 to MP25 and NMOS current mirror load transistors MN27 to MN30 are symmetrically connected in parallel And a PMOS control transistor MP21 to which a control signal IOS for controlling the turn-on and turn-off of the first-stage amplifier 1000 is connected.
상기 2단계 증폭기(2000)는, 각각의 게이트가 상기 1단계 증폭기(1000)의 한쌍의 출력라인(ID,)에 연결되고 각각의 드레인이 한쌍의 데이터 출력라인(D,)에 연결된 한쌍의 PMOS 차동 트랜지스터(MP27, MP28)와, 각각의 게이트나 드레인이 상기 한쌍의 PMOS 차동 트랜지스터(MP27,MP28)의 드레인에 크로스커플(Cross Couple)되고 각각의 소오스가 접지전압(VSS)에 연결된 한쌍의 NMOS 부하 트랜지스터(MN31,MN32)와, 게이트가 제어신호(IOS)에 연결되고 드레인이 상기 한쌍의 PMOS 차동 트랜지스터(MP27,MP28)의 소오스에 연결되고 소오스가 내부 공급전압(IVC)에 연결된 PMOS 제어 트랜지스터(MP26)와, 각각의 게이트가 상기 1단계 증폭기(100)의 한쌍의 출력라인(ID,)에 연결되고 각각의 소오스가 상기 한쌍의 NMOS 부하 트랜지스터(MN31,MN32)의 게이트에 연결되며 각각의 드레인 접지전압(VSS)에 연결된 한쌍의 PMOS 전압감지 트랜지스터(MP29,MP30)를 포함한다.The two-stage amplifier 2000 includes a pair of output lines (ID, And each drain is connected to a pair of data output lines D, And the respective gates and drains are cross-coupled to the drains of the pair of PMOS differential transistors MP27 and MP28 and the respective sources are connected to the ground voltage VSS A gate connected to the control signal IOS and a drain connected to a source of the pair of PMOS differential transistors MP27 and MP28 and a source connected to the internal supply voltage IVC A PMOS control transistor MP26 connected to each of the output lines (ID, And a pair of PMOS voltage sensing transistors MP29 and MP30 connected to the gates of the pair of NMOS load transistors MN31 and MN32 and connected to respective drain ground voltages VSS.
제6도는 제5도의 2단계 증폭기의 트랜지스터 크기비(Size Ratio)를 포함한 회로도를 나타낸다.FIG. 6 shows a circuit diagram including the transistor size ratio of the second stage amplifier of FIG. 5; FIG.
제6도를 참조하면, 한쌍의 차동 트랜지스터(MN27,MN28)의 폭/길이(Width/Length) 비율이 한쌍의 부하 트랜지스터(MN31,MN32)의 폭/길이 비율보다 크게 구성되고, 또한 부하 트랜지스터(MN32)의 폭/길이의 비율이 부하 트랜지스터(MN31)의 폭/길이의 비율보다 크게 구성된다. 제5도 및 제6도의 동작은 제3도 및 제4도의 동작과 유사하므로 동작설명은 생략한다.6, the width / length ratio of the pair of differential transistors MN27 and MN28 is configured to be larger than the width / length ratio of the pair of load transistors MN31 and MN32, MN32 is configured to be larger than the ratio of the width / length of the load transistor MN31. The operation of FIGS. 5 and 6 is similar to that of FIGS. 3 and 4, so the description of the operation is omitted.
따라서 상술한 본 발명에 따른 2단 전압 차동증폭기는, 짧은 주기로 연속적인 데이터 출력시 프리차지동작이나 등화동작없이 계속 동작시켜 연속적인 데이터를 출력할 수 있고, 전류소모가 작으며, 또한 속도저하없이 데이터 출력라인을 한쌍이 아닌 하나만으로 사용하는 것이 가능하다.Therefore, the two-stage voltage differential amplifier according to the present invention can continuously output data in continuous data output in a short cycle without any precharging operation or equalization operation, and can continuously output data, It is possible to use only one data output line, not a pair.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018517A KR0183869B1 (en) | 1996-05-29 | 1996-05-29 | 2-stage voltage differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018517A KR0183869B1 (en) | 1996-05-29 | 1996-05-29 | 2-stage voltage differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970076842A KR970076842A (en) | 1997-12-12 |
| KR0183869B1 true KR0183869B1 (en) | 1999-04-15 |
Family
ID=19460077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960018517A KR0183869B1 (en) | 1996-05-29 | 1996-05-29 | 2-stage voltage differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0183869B1 (en) |
-
1996
- 1996-05-29 KR KR1019960018517A patent/KR0183869B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970076842A (en) | 1997-12-12 |
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