KR0182038B1 - 젯수가 2의 급수인 나눗셈 회로 - Google Patents

Abstract

이 발명은 두 수를 가산한 후 그 결과를 2의 급수(series)인 수로 나누는 연산을 수행하는데 적용되는 젯수가 2의 급수인 나눗셈 회로에 관한 것으로서, 2의 보수로 표현된 소정 비트수의 두 입력데이타를 받아들여, 각 입력데이타의 같은 자리의 두 비트를 합산하며, 상기 합산에 의해 발생된 각 자리의 캐리는 한자리 위의 캐리입력으로 제공되며, (입력데이타의 비트수 + 1)개의 전가산기로 구성된 가산부와; 상기 두 입력 데이타의 부호비트인 최대유효비트를 판단하여 두 입력데이타가 모두 음수인 경우와, 상기 두 입력데이타의 최대유효비트를 제외한 나머지 비트의 데이타를 자리별로 판단하여 같은 자리의 두 비트데이타가 모두 '0'인 경우, 상기 가산부의 최하위 전가산기의 캐리 입력단에 '1'을 출력하도록 구성된 비교판단부를 포함하여 이루어지며, 상기 가산부의 합산 결과 중에서 2의 급수로 표현되는 젯수의 지수와 동일한 수의 비트를 최하위비트부터 버림처리한 나머지 비트 데이타를 나눗셈 연산의 결과로 출력함으로써, 두 수가 음수이더라도 정확하게 나눗셈 연산을 수행할 수 있으며, 논리회로로 이루어진 비교판단부를 구비함으로써 반가산부를 구비한 종래의 기술에 따른 나눗셈 회로에 비해 회로의 복잡도를 감소시킬 수 있다.

Description

젯수가 2의 급수인 나눗셈 회로

제1도는 종래의 기술에 따른 나눗셈 회로의 구성도이고,

제2도는 이 발명의 실시예에 따른 나눗셈 회로의 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

311~318 : 논리합 소자 321~328 : 논리곱 소자

329 : 반전 논리곱 소자 41~49 : 전가산기

이 발명은 젯수가 2의 급수인 나눗셈 회로에 관한 것으로서, 더욱 상세하게 말하자면 두 수를 가산한 후 그 결과를 2의 급수(series)인 수로 나누는 연산을 수행하는데 적용되어 회로의 복잡도를 감소시킬 수 있는 나눗셈 회로에 관한 것이다.

마이크로 컴퓨터(Micro Computer) 시스템에 적용되는 수의 연산법에 따르면, 소정의 피젯수를 2의 급수인 젯수로 나누는 연산은 피젯수의 하위비트 중 2의 급수인 젯수의 지수와 동일한 비트를 버림함으로써 수행된다.

예를 들어, 8비트인 피젯수를 2²(십진수 '4')로 나누는 경우, 8비트의 피젯수의 최소유효비트(LSB : Least Significant Bit)에서 2비트는 버림처리되며, 버림처리 후의 나머지 6비트가 나눗셈의 몫이 된다.

그런데, 2의 보수로 표현된 두 수를 더한 후, 그 결과를 2의 급수인 수로 나누는 경우, 그 결과값이 항상 작은 숫자로 된다.

즉, 젯수가 4인 경우, (8+9)÷4=4이고, {(-8)+(-9)÷4}=-5이다. 두 번째 수식의 계산과정을 8비트 2진수의 수식으로 표현하면 아래와 같다.

상기 덧셈에 의해 얻어지는 8비트의 결과 중, 젯수가 4이므로, 하위 2비트는 버림처리되며, 나눗셈의 결과는 2진수 '111011'이 된다. 2의 보수로 표현된 상기 2진수 '111011'는 십진수 '-5'이다.

위에서 설명한 바와 같이, 절대치는 동일하고 부호가 반대인 두 수를 2의 급수인 수로 나누는 연산을 수행하면, 그 결과로 얻어지는 두 수의 절대치가 항상 동일하지는 않다.

따라서, 나눗셈 연산의 결과로 얻어지는 값이 양수인 경우와 음수인 경우에 차이가 있으며, 이러한 나눗셈 연산이 소정 횟수 수행되어 소망한 바의 값을 얻고자 할 경우, 그 차이가 누적되어 최종값에 큰 오차가 발생한다.

위와 같은 문제점을 보완하기 위하여, 나눗셈 연산 전에 두 수를 가산하여 그 결과로 얻어지는 값의 부호를 감지하고, 감지된 부호가 음수인 경우 상기 덧셈의 결과로 얻어지는 값의 최소유효비트(LSB : Least Significant Bit)에 '1'을 더함으로써 나눗셈 연산의 오차를 상쇄시키는 기술이 공지되어 있다.

제1도에는 위와 같은 종래의 기술에 따른 2의 보수로 표현된 8비트의 두 입력을 처리하는 나눗셈 회로가 도시되어 있다.

아래에서 제1도를 참조하여 종래의 기술에 따른 나눗셈 회로를 설명한다.

제1도는 종래의 기술에 따른 나눗셈 회로의 구성도이다.

제1도에 도시된 바와 같이, 종래의 기술에 따른 나눗셈 회로는 두 입력단(A, B), 캐리 입력단(Ci), 출력단(S) 및 캐리 출력단(Co)을 구비한 9개의 전가산기(Full adder)(11~19)로 구성된 전가산부(1)와; 두 입력단(A, B), 출력단(S) 및 캐리 출력단(Co)을 구비한 9개의 반가산기(Half adder)(21~29)로 구성된 반가산부(2)로 이루어진다.

8개의 전가산기(12~19)의 각각의 두 입력단(A, B)에는 두 입력(A0~A7, B0~B7)의 동일 위치 비트가 입력되며, 각 전가산기(11~19)의 출력단(S)은 대응하는 반가산기(21~29)의 입력단 중의 하나에 연결되며, 각 전가산기(12~19)의 캐리 출력단(Co)은 한 자리 위 가산기의 캐리 입력단(Ci)에 연결된다. 전가산기(11)의 두 입력단(A, B)에는 두 입력의 최대유효비트(MSB : Most Significant Bit)(A7, B7)가 입력되고, 캐리 출력단(Co)은 사용되지 않는다.

한편, 두 입력의 최소유효비트가 두 입력단(A, B)에 입력되는 전가산기(19)의 캐리 입력단(Ci)에는 외부 데이타(IN)가 입력된다.

9개의 반가산기(21~29)의 두 입력단(A, B) 중 하나에는 각 전가산기(11~19)의 출력단(S)의 데이타가 입력되며, 각 반가산기(21~28)의 캐리 출력단(Co)은 한 자리 위 반가산기의 두 입력단(A, B) 중 다른 하나에 연결된다.

두 반가산기(28,29)의 출력단(S)과 반가산기(21)의 캐리 출력단(Co)은 사용되지 않으며, 7개의 반가산기(21~27) 출력단 데이타(S0~S6)는 나눗셈 연산의 결과로 외부에 제공되며, 전가산기(11)의 출력단(S)은 반가산기(29)의 입력단 중 하나에 연결된다.

상기한 구성에서 두 입력의 최대유효비트(A7, B7)는 부호 비트(sign bit)이다.

동작을 설명하면, 각 전가산기(11~19)는 두 입력단(A, B)과 캐리 입력단(Ci)의 데이타를 합하여 합산 결과와 발생되는 캐리를 출력단(S)과 캐리 출력단(Co)으로 출력하며, 각 반가산기(21~29)는 두 입력단(A, B)의 데이타를 합하여 합산 결과와 발생되는 캐리를 출력단(S)과 캐리 출력단(Co)으로 출력한다.

전가산기(19)의 캐리 입력단(Ci)에 입력되는 외부 데이타(IN)는 두 입력이 모두 음수인 경우 '1'이며, 그 외의 경우에는 '0'이다. 이렇게 함으로써 위에서 언급한 두 수가 음수인 경우의 오차가 보정될 수 있다.

반가산기(28)의 캐리 출력단(Co) 데이타는 두 전가산기(18, 19)의 출력단(S) 데이타가 '11'이고, 부호 비트의 합산을 처리하는 전가산기(11)의 출력이 '1'일 경우에, '1'이 된다. 즉, 두 입력의 부호가 다르고, 두 입력(A, B)의 하위 2비트(A0, A1 : B0, B1)의 합산 결과가 '11'일 경우에는 '1'의 캐리가 발생되어 반가산기(27)의 입력단에 제공되도록 함으로써 합산 결과의 반올림 처리가 수행된다.

상기와 같은 종래의 기술에 따른 나눗셈 회로는, 음수인 두 수를 합산한 후, 이를 2의 급수인 수로 나눌 때 발생하는 오차의 문제를 해소하고 있으나, 이러한 나눗셈 회로를 구성하기 위해서는 전가산부와 반가산부와 같은 두 블록의 가산부가 필요하다. 이에 따라, 회로가 복잡해지는 단점이 있다.

이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 2의 보수로 표현된 두 수의 소정 비트를 판단하는 비교판단부와 하나의 전가산부를 구비하여, 두 수가 모두 음수이거나 두 수의 합산에 의한 결과가 반올림되어야 할 경우, 캐리를 발생하여 나눗셈 결과에 합산하여 오차를 보정함으로써 종래의 나눗셈 회로에 비해 복잡도를 감소시킬 수 있는 나눗셈 회로를 제공하는데 있다.

상기한 목적을 달성하기 위한 기술적 수단으로서 이 발명의 구성은, 2의 보수로 표현된 소정 비트수의 두 입력데이타를 받아들여, 각 입력데이타의 같은 자리의 두 비트를 합산하며, 상기 합산에 의해 발생된 각 자리의 캐리는 한자리 위의 캐리입력으로 제공되며, (입력데이타의 비트수 + 1)개의 전가산기로 구성된 가산부와; 입력 데이타 수 개의 논리합 소자와 입력 데이타 수 개의 논리곱 소자와 한 개의 반전논리곱 소자로 이루어지며, 상기 두 입력데이타의 부호비트인 최대유효비트를 판단하여 두 입력데이타가 모두 음수인 경우와, 상기 두 입력데이타의 최대유효비트를 제외한 나머지 비트의 데이타를 자리별로 판단하여 같은 자리의 두 비트데이타가 모두 '0'인 경우, 상기 가산부의 최하위 전가산기의 캐리 입력단에 '1'을 출력하도록 구성된 비교판단부를 포함하여 이루어진다.

이 발명의 나눗셈 회로는 상기 가산부의 각 가산기의 합산 결과 중에서 2의 급수로 표현되는 젯수의 지수와 동일한 수의 비트를 최하위비트부터 버림처리한 나머지 비트 데이타를 나눗셈 연산의 결과로 출력한다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.

이 발명의 실시예에 개시될 나눗셈 회로에서는 젯수가 2의 급수(이 발명의 실시예에서는 10진수 '4'이다.)이며, 두 입력데이타가 2의 보수로 표현된 8비트 데이타이지만, 이 발명의 기술적 범위는 여기에 한정되지 않으며, 입력데이타의 비트수가 다르더라도 용이하게 이 발명의 원리가 적용될 수 있다.

제2도는 이 발명의 실시예에 따른 나눗셈 회로의 구성도이다.

먼저, 제2도를 참조하여 이 발명의 실시예에 따른 나눗셈 회로의 구성을 설명한다.

제2도에 도시된 바와 같이, 이 발명의 실시예에 따른 젯수가 2의 급수인 나눗셈 회로는, 데이타 입력단(A, B), 캐리 입력단(Ci), 출력단(S) 및 캐리 출력단(Co)을 구비한 9개의 전가산기(41~49)와; 두 입력데이타를 받아들여 소정의 논리연산을 수행한 후, 그 출력을 최하위 전가산기(49)의 캐리 입력단(Ci)에 제공하도록 연결된 비교판단부(3)로 구성된다.

상기한 이 발명의 실시예에 따른 구성에서, 비교판단부(3)는 논리합소자(311~318), 논리곱 소자(321~328) 및 반전 논리곱 소자(329)로 구성된다.

상기한 이 발명의 실시예에 따른 구성에서 각 전가산기(42~49)의 캐리 출력단(Co)은 한 자리 위의 전가산기의 캐리 입력단(Ci)에 연결되며, 두 전가산기(48, 49)의 출력단(S)과 전가산기(41)의 캐리 출력단(Co)은 사용되지 않는다.

또한, 상기 비교판단부(3)의 논리합 소자(311~317)는 최대유효비트(A7, B7)를 제외한 두 입력데이타(A0~A7, B0~B7)의 나머지(A0~A6, B0~B6)를 동일한 자리의 비트별로 두 입력으로서 받아들이며, 논리곱 소자(321)는 두 논리합 소자(311, 312)의 출력을 두 입력으로서 받아들이며, 논리곱 소자(322~325) 각각은 대응하는 논리합 소자의 출력 및 한 자리 위의 논리곱 소자의 출력을 두 입력으로서 받아들이며, 반전 논리곱 소자(329)는 논리합 소자(317)의 출력과 논리곱 소자(325)의 출력을 두 입력으로서 받아들이도록 연결된다.

또한, 상기 비교판단부(3)의 논리곱 소자(326)는 두 입력데이타 중 하나의 최대유효비트(B7)와 상기 반전 논리곱 소자(329)의 출력을 두 입력으로서 받아들이며, 논리곱 소자(327)는 두 입력데이타 중 다른 하나의 최대유효비트(A7)와 상기 반전 논리곱 소자(329)의 출력을 두 입력으로서 받아들이며, 논리곱 소자(328)는 상기 두 입력데이타의 최대유효비트(A7, B7)를 받아들이도록 연결되며, 상기 논리곱 소자(318)는 세 논리곱 소자(326~328)의 출력을 받아들여 그 논리합 결과를 상기 전가산기(49)의 캐리 입력단(Ci)에 제공하도록 연결된다.

다음으로, 상기와 같이 구성된 이 발명의 실시예에 따른 나눗셈 회로의 동작을 설명한다.

전원이 인가되어 회로의 동작이 시작되면, 2의 보수로 표현된 8비트의 두 입력데이타(A0~A7, B0~B7)가 같은 자리수별로 각 전가산기(41~49)의 두 입력단(A, B)에 입력되는 한편, 비교판단부(3)의 각 논리곱 소자(311~317) 및 세 논리곱 소자(326~328)에 입력된다.

각 논리곱 소자(311~317)에서는 최대유효비트를 제외한 각 입력데이타가 비트별로 논리합되며, 그 결과는 논리곱 소자(321~325) 및 반전 논리곱 소자(329)에 입력된다.

각 논리곱 소자(321~325)에서는 두 입력에 대한 논리곱 연산이 수행되며, 반전 논리곱 소자(329)에서는 두 입력에 대한 반전 논리곱 연산이 수행된다. 상기 제2도의 연결관계를 참조하면, 최대유효비트를 제외한 두 입력데이타를 비교하여 같은 위치의 두 비트가 모두 '00'인 경우가 있으면, 반전 논리곱 소자(329)의 출력단에서는 논리 '1'이 출력된다.

예를 들어, 8비트의두 입력데이타가 '10101010' 및 '01010100'이면, 반전 논리곱 소자(329)에서는 '1'이 출력되고, 두 입력데이타가 '11110000' 및 '11111111'이면, 반전 논리곱 소자(329)에서는 '0'이 출력된다.

이러한 반전 논리곱 소자(329)의 출력은 논리곱 소자(326, 327)의 입력단에 제공된다.

한편, 두 입력데이타의 부호비트인 최대유효비크(A7, B7)가 모두 '1'인 경우, 즉, 두 수가 음수인 경우에는 반전 논리곱 소자(329)의 출력에 관계없이 논리곱 소자(328)의 출력이 '1'이 되어 논리곱 소자(318)에서 '1'이 출력된다.

또한, 최대유효비크(A7, B7)가 모두 '0'인 경우, 즉, 두 수가 양수인 경우에는 반전 논리곱 소자(329)의 출력에 관계없이 세 논리곱 소자(326~328)의 출력이 ''0이 되어 논리합 소자(318)에서는 '0'이 출력된다.

최대유효비크(A7, B7)의 값이 다를 경우, 즉, 두 수의 부호가 다를 경우에는 반전 논리곱 소자(329)의 출력이 '1'일 경우에만 세 논리곱 소자(326~328)의 출력 중 어느 하나가 '1'이 되어 논리곱 소자(318)에서는 '1'이 출력된다.

상기 경우의 이외의 경우에는 논리곱 소자(318)에서 '0'이 출력된다.

상기 논리곱 소자(318)의 출력은 최하위 전가산기(49)의 캐리 입력단(Ci)에 제공되며, 논리곱 소자(318)의 '1'의 출력은 두 수가 음수인 경우 또는 두 수가 부호는 다르지만 반올림 처리가 필요한 경우에 가산부(4)의 합산연산시 비트 '1'을 추가로 합산하도록 하기 위한 것이다.

각 전가산기(41~49)는 두 입력데이타의 같은 위치의 비트 데이타 및 캐리 입력단을 통해 제공된 데이타를 합산하며, 합산된 결과는 외부에 제공되고 캐리 출력은 한 자리 위 전가산기의 캐리 입력단에 제공된다.

이러한 각 전가산기(41~49)의 합산 결과 중 최하위 2개의 전가산기(48, 49) 출력을 제외한 나머지 7비트 데이타(S0~S7)는 나눗셈 연산의 결과로서 외부에 제공된다.

상기 전가산기(41~49)의 합산 결과 중 버림처리되는 비트의 개수는 2의 급수로 표현되는 젯수에 달려 있으며, 보다 구체적으로 젯수를 2의 급수로 표현할 경우 그 지수에 달려 있다.

두 수의 부호에 따라 선택된 4가지 경우(십진수 '8', '9' : '-8', '9' : '8', '-9' : '-8', '-9')에 대하여, 이 발명의 실시예에 따른 나눗셈 회로의 연산 처리 결과를 도표로 작성하면 아래의 표 1과 같다.

상기 표 1을 참조하면, 두 수가 음수이더라도 정확한 나눗셈 연산의 결과(10진수 '-4')가 얻어짐을 알 수 있다.

이상에서와 같이 이 발명의 실시예에 따르면, 두 수가 음수이더라도 정확하게 나눗셈 연산을 수행할 수 있으며, 종래의 반가산기에 비해 로직게이트로 이루어진 비교판단부를 구비함으로써 회로의 복잡도를 감소시킬 수 있다.

Claims (5)

1. 2의 보수로 표현된 소정 비트수의 두 입력데이타를 받아들여, 각 입력데이타의 같은 자리의 두 비트를 합산하며, 상기 합산에 의해 발생된 각 자리의 캐리는 한자리 위의 캐리입력으로 제공되며, (입력데이타의 비트수 + 1)개의 전가산기로 구성된 가산부와; 상기 두 입력 데이타의 부호비트인 최대유효비트를 판단하여 두 입력데이타가 모두 음수인 경우와, 상기 두 입력데이타의 최대유효비트를 제외한 나머지 비트의 데이타를 자리별로 판단하여 같은 자리의 두 비트데이타가 모두 '0'인 경우, 상기 가산부의 최하위 전가산기의 캐리 입력단에 '1'을 출력하도록 구성된 비교판단부를 포함하여 이루어지는 것을 특징으로 하는 젯수가 2의 급수인 나눗셈 회로.
2. 제1항에 있어서, 상기한 가산부의 합산 결과 중에서 2의 급수로 표현되는 젯수의 지수와 동일한 수의 비트를 최하위비트부터 버림처리한 남지 비트 데이타를 나눗셈 연산의 결과로 출력함을 특징으로 하는 젯수가 2의 급수인 나눗셈 회로.
3. 제1항에 있어서, 상기한 각 전가산기는 두 입력데이타와 같은 자리의 두 비트 데이타와 입력된 캐리를 합산하며, 상기 합산의 결과를 외부에 제공하는 한편, 상기 합산시 발생한 캐리를 한 자리 위 전가산기의 캐리 입력단에 제공하도록 연결됨을 특징으로 하는 젯수가 2의 급수인 나눗셈 회로.
4. 제1항 또는 제3항에 있어서, 상기한 비교판단부는 두 입력데이타의 부호 비트를 판단하여 두 수가 모두 음수인 경우에, 상기 가산부의 최하위 전가산기의 캐리 입력단에 논리 '1'을 제공하도록 연결된 로직 회로를 포함하는 것을 특징으로 하는 젯수가 2의 급수인 나눗셈 회로.
5. 제4항에 있어서, 상기한 비교판단부는 최대유효비트를 제외한 두 입력데이타의 같은 자리의 두 비트 데이타를 비교하여 두 비트 데이타가 모두 '0'인 경우가 적어도 하나 이상 있으며, 상기 가산부의 최하위 전가산기의 캐리 입력단에 논리 '1'을 제공하도록 연결된 논리회로를 포함하는 것을 특징으로 하는 젯수가 2의 급수인 나눗셈 회로.