KR0182035B1 - Frequency multiplier independent on pulse width - Google Patents
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Abstract
이 발명은 펄스폭에 무관한 주파수 체배 회로에 관한 것으로서, 어떠한 펄스폭의 입력 신호가 들어와도 50% 듀티를 갖는 신호를 만들어 체배 회로에 출력하는 50% 듀티 펄스 발생기와, 상기 50% 듀티 펄스 발생기로부터 입력 신호를 공급받아 입력 신호의 주파수를 2배로 올리는 주파수 체배 회로로 구성되어, 입력 펄스폭에 무관하게 입력 신호의 주파수를 2배로 올리는 효과를 가진 펄스폭에 무관한 주파수 체배 회로에 관한 것이다.The present invention relates to a frequency multiplication circuit irrespective of pulse width, comprising: a 50% duty pulse generator for generating a signal having a 50% duty and outputting the signal to a multiplication circuit regardless of an input signal of any pulse width, and from the 50% duty pulse generator. The present invention relates to a frequency multiplier circuit independent of a pulse width having an effect of doubling the frequency of an input signal regardless of an input pulse width, comprising a frequency multiplier circuit that receives an input signal and doubles the frequency of the input signal.
Description
제1도는 종래의 주파수 체배 회로의 회로도이고,1 is a circuit diagram of a conventional frequency multiplication circuit,
제2도는 종래의 주파수 체배 회로의 타이밍도이고,2 is a timing diagram of a conventional frequency multiplication circuit,
제3도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 회로도이고,3 is a circuit diagram of a frequency multiplication circuit independent of pulse width according to an embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 타이밍도이다.4 is a timing diagram of a frequency multiplication circuit independent of the pulse width according to the embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 듀티 펄스 발생기 11 : 에지 검출 회로10: duty pulse generator 11: edge detection circuit
12 : 비교기 20 : 주파수 체배 회로12: comparator 20: frequency multiplier circuit
21 : 지연 회로 22 : XOR 게이트21: delay circuit 22: XOR gate
이 발명은 펄스폭에 무관한 주파수 체배 회로(Frequency Doubler)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 회로에서 펄스폭에 무관하게 입력신호 또는 클럭 신호의 주파수를 2배로 올리는 펄스폭에 무관한 주파수 체배 회로에 관한 것이다.The present invention relates to a frequency doubler independent of pulse width, and more particularly, to a frequency doubled circuit independent of a pulse width that doubles the frequency of an input signal or a clock signal regardless of the pulse width in a digital circuit. It is about.
신호의 주파수를 2배로 올리는 방법으로는 아날로그 승산기(Analog Multipli er)를 사용하는 방법, PLL(Phase Locked Loop)을 이용하는 방법등 여러가지가 있다.There are several ways to double the frequency of a signal, such as using an analog multiplier or using a phase locked loop (PLL).
그러나, 이들 방법은 회로의 구성이 복잡하고, 펄스 형태의 디지탈 신호에 대해서는 정형파고 만들기 위하여 필터(filter) 처리를 해야 하는 불편함이 따른다.However, these methods are complicated in circuit configuration and inconvenient to perform a filter process in order to make a square wave for a digital signal in the form of a pulse.
그래서, 펄스 형태의 디지탈 신호에 대해서는 다른 방법으로 입력 신호의 주파수를 체배하고 있는데, 그러한 목적에 이용되고 있는 것이 종래의 주파수 체배 회로이다.Therefore, the frequency of the input signal is multiplied by a different method for the pulse-type digital signal, and the conventional frequency multiplication circuit is used for such a purpose.
이하, 첨부된 도면을 참조로 하여 종래의 주파수 체배 회로에 대하여 설명한다.Hereinafter, a conventional frequency multiplication circuit will be described with reference to the accompanying drawings.
제1도는 종래의 주파수 체배 회로의 회로도이다.1 is a circuit diagram of a conventional frequency multiplication circuit.
제1도에 도시되어 있는 바와 같이, 종래의 주파수 체배 회로의 구성은, 입력 신호(In)를 시간 Td만큼 지연시키는 지연(Delay) 회로(1)와, 상기 지연 회로에서 출력된 지연 신호(X)와 입력 신호(In)를 입력받아 배타적 논리합 연산을 하여 입력 신호(In)가 체배된 신호를 출력하는 XOR 게이트(2)로 이루어진다.As shown in FIG. 1, the conventional frequency multiplication circuit has a delay circuit (1) for delaying an input signal (In) by a time Td, and a delay signal (X) output from the delay circuit. ) And an XOR gate 2 that receives an input signal In and performs an exclusive OR operation to output a signal multiplied by the input signal In.
상기의 구성에 의한 종래의 주파수 체배 회로의 동작은 다음과 같다.The operation of the conventional frequency multiplication circuit according to the above configuration is as follows.
제2도는 종래의 주파수 체배 회로의 타이밍도이다.2 is a timing diagram of a conventional frequency multiplication circuit.
제2도에 도시되어 있는 바와 같이, 입력 신호(In)가 지연회로(1)를 거쳐 시간 Td만큼 지연된다. 이 지연 신호(X)와 입력 신호(In)가 XOR 게이트(2)에 입력되어 배타적 논리합 연산이 행해져 입력 신호(In)의 체배 신호를 얻을 수 있다.As shown in FIG. 2, the input signal In is delayed by the time T d via the delay circuit 1. The delay signal X and the input signal In are input to the XOR gate 2 to perform an exclusive OR operation to obtain a multiplication signal of the input signal In.
입력 신호(In)의 주기를 T라 하고, 펄스폭을 Tw라 하면, 출력 신호의 주기는 T1(=Tw)과 T2(=T-Tw)의 2가지 경우의 값을 갖게 된다.If the period of the input signal In is T and the pulse width is T w , the output signal has two values, T 1 (= T w ) and T 2 (= TT w ).
만약에 입력 신호의 듀티가 50% 즉, Tw=T/2 이면, 출력 신호의 주기는 T'=T1=T/2로 한가지의 주기를 갖게 되고, 이때의 주기 T'는 입력 신호 주기 T의 반이므로 입력 신호가 체배된다는 것을 알 수 있다.If the duty of the input signal is 50%, that is, T w = T / 2, the cycle of the output signal has one cycle of T '= T 1 = T / 2, and the period T' is the input signal cycle. Since it is half of T, it can be seen that the input signal is multiplied.
그러나 상기한 종래의 기술은 입력 펄스의 듀티가 50%가 되지 않을 경우, 출력 신호의 주파수가 2가지 값을 가지며, 체배되지 않는다는 문제점이 있다.However, the conventional technique described above has a problem that when the duty of the input pulse is not 50%, the frequency of the output signal has two values and is not multiplied.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 입력 펄스폭(입력 펄스의 듀티)에 무관하게 입력 신호의 주파수를 2배로 올리는 펄스폭에 무관한 주파수 체배 회로를 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a frequency multiplication circuit independent of a pulse width that doubles the frequency of an input signal regardless of an input pulse width (duty of an input pulse). .
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 어떠한 펄스폭의 입력 신호가 들어와도 50% 듀티를 갖는 신호를 만들어 주파수 체배 회로에 출력하는 듀티 펄스 발생기와, 상기 듀티 펄스 발생기로부터 입력 신호를 공급받아 입력 신호의 주파수를 2배로 올리는 주파수 체배 회로로 이루어진다.As a means for achieving the above object, the configuration of the present invention comprises a duty pulse generator for generating a signal having a 50% duty and outputting the signal to the frequency multiplier circuit even if an input signal of any pulse width is input, and input signal from the duty pulse generator. It is composed of a frequency multiplication circuit that receives and doubles the frequency of the input signal.
상기 듀티 펄스 발생기의 구성은, 스위치를 제어하기 위하여 입력 신호의 상승 에지(Rising Edge)(또는 하강(falling) 에지)를 검출하여 오버랩(overlap)되지 않도록 각각 일정한 지연 시간을 갖는 3개의 펄스를 발생시키는 에지 검출 회로와, 일정하게 전류를 흘려주는 전류원과, 상기 전류원에서 흘려주는 전류를 시간에 따라 적분시켜 주기를 전압으로 바꾸어 주는 제1 커패시터와, 상기 에지 검출 회로에서 출력된 매우 좁은 펄스폭 내에 상기 제1 커패시터에 걸린 전압을 샘플링(Sampling)한 후 홀드(Hold)하는 제2 커패시터와, 상기 제1 커패시터를 리셋(Reset)시키기 위한 제1 스위치와, 상기 제1 커패시터에 의해 주기를 전압으로 바꾼 출력을 반으로 나누는 제2 스위치와, 상기 제2 커패시터를 리셋시키기 위한 제3 스위치와, 상기 제1 커패시터에 걸리는 전압과 상기 제2 커패시터에 걸리는 샘플/홀드 전압을 비교하는 비교기로 이루어진다.The configuration of the duty pulse generator detects the rising edge (or falling edge) of the input signal to generate three pulses each having a constant delay time so as not to overlap to control the switch. An edge detection circuit configured to provide a constant current, a current source for continuously flowing a current, a first capacitor for integrating the current flowing from the current source over time, and converting a period into a voltage; and a very narrow pulse width output from the edge detection circuit. A second capacitor for holding and sampling the voltage applied to the first capacitor, a first switch for resetting the first capacitor, and a period by the first capacitor A second switch for dividing the changed output in half, a third switch for resetting the second capacitor, a voltage across the first capacitor and the It comprises a comparator for comparing the sample / hold voltage across the second capacitor.
상기 주파수 체배 회로의 구성은, 상기 듀티 펄스 발생기에서 출력되는 신호를 시간 Td만큼 지연시키는 지연(Delay) 회로와, 상기 지연 회로에서 출력된 지연 신호와 비교기에서 출력되는 신호를 입력받아 체배 신호를 출력하는 배타적 논리합 수단으로 이루어진다.The frequency multiplication circuit may include a delay circuit for delaying a signal output from the duty pulse generator by a time T d , a delay signal output from the delay circuit, and a signal output from a comparator to receive a multiplication signal. Exclusive logical OR means for outputting.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.By the above configuration, the most preferred embodiment that can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 이 발명의 실시에에 따른 펄스폭에 무관한 주파수 체배 회로의 회로도이다.3 is a circuit diagram of a frequency multiplication circuit independent of the pulse width according to the embodiment of the present invention.
첨부한 제3도에 도시되어 있듯이, 이 발명의 실시에에 따른 펄스폭에 무관한 주파수 체배 회로의 구성은, 어떠한 펄스폭의 입력 신호(In)가 들어와도 50% 듀티를 갖는 신호를 만들어 체배 회로에 출력하는 듀티 펄스 발생기(10)와, 상기 듀티 펄스 발생기로부터 50% 듀티 펄스인 입력 신호(Y)를 공급받아 이 입력 신호(Y)의 주파수를 2배로 올리는 주파수 체배 회로(20)로 이루어진다.As shown in FIG. 3, the configuration of the frequency multiplication circuit independent of the pulse width according to the embodiment of the present invention produces a signal having a 50% duty even when an input signal In of any pulse width is input. And a frequency multiplier circuit 20 that receives an input signal Y that is a 50% duty pulse from the duty pulse generator and outputs a frequency of the input signal Y twice.
상기 듀티 펄스 발생기(10)의 구성은, 스위치를 제어하기 위하여 입력 신호(In)의 상승 에지(Rising Edge)(또는 하강(falling) 에지)를 검출하여 오버랩(over lap)되지 않도록 각각 일정한 지연 시간을 갖는 3개의 폭이 매우 좁은 펄스(Z1,Z2,Z3)를 발생시키는 에지 검출 회로(11)와, 일정하게 전류를 흘려주는 전류원(I)과, 상기 전류원(I)에서 흘려주는 전류를 시간에 따라 적분시켜 주기를 전압으로 바꾸어 주는 제1 커패시터(C1)와, 상기 에지 검출 회로(11)에서 출력된 매우 좁은 펄스폭 내에 상기 제1 커패시터(C1)에 걸린 전압을 샘플링(Sampling)한 후 홀드(Hold)하는 제2 커패시터(C2)와, 상기 제1커패시터(C1)를 리셋(Reset)시키기 위한 제1 스위치(SW1)와, 상기 제1 커패시터(C1)에 의해 주기를 전압을 바꾼 출력을 반으로 나누는 제2 스위치(SW2), 상기 제2 커패시터(C2)를 리셋시키기 위한 제3 스위치(SW3)와, 상기 제1 커패시터(C1)에 걸리는 전압(VP)과 상기 제2 커패시터(C2)에 걸리는 샘플/홀드 전압(VX)을 비교하는 비교기(12)로 이루어진다.The duty pulse generator 10 is configured to detect a rising edge (or falling edge) of the input signal In so as to control the switch so as not to overlap each other. Edge detection circuit 11 for generating three very narrow pulses (Z 1 , Z 2 , Z 3 ) having a current, a current source (I) for flowing a constant current, and a flow from the current source (I) Sampling the voltage across the first capacitor (C 1 ) within a very narrow pulse width output from the edge detection circuit 11 and the first capacitor (C 1 ) for integrating the current over time to change the period into a voltage (Sampling) a second capacitor for holding (hold) and then (C 2) and a first switch (SW 1) for a reset (reset) of said first capacitor (C 1), the first capacitor (C 1 ), the second switch (SW2) to divide the output by half the voltage changed by the cycle, the second capacitor (C 2) A third switch (SW 3), and a comparator for comparing the first capacitor voltage applied to the (C 1) (V P) and the second capacitor sample / hold voltage (V X) applied to the (C 2) for resetting It consists of 12.
상기 주파수 체배 회로(20)의 구성은, 상기 듀티 펄스 발생기(10)에서 출력되는 신호(Y)를 시간 Td만큼 지연시키는 지연(Delay) 회로(21)와, 상기 지연 회로(21)에서 출력된 지연 신호(X)와 듀티 펄스 발생기(10)에서 출력되는 신호(Y)를 입력받아 체배 신호를 출력하는 XOR 게이트(22)로 이루어진다.The frequency multiplication circuit 20 has a delay circuit 21 for delaying the signal Y output from the duty pulse generator 10 by a time T d , and an output from the delay circuit 21. The XOR gate 22 receives the delayed signal X and the signal Y output from the duty pulse generator 10 and outputs a multiplication signal.
상기한 구성에 의한, 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 작용은 다음과 같다.The operation of the frequency multiplication circuit irrespective of the pulse width according to the embodiment of the present invention by the above configuration is as follows.
상기한 구성에 의한, 도3와 도4를 참조로 하여 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 작용을 설명한다.3 and 4, the operation of the frequency multiplication circuit independent of the pulse width according to the embodiment of the present invention will be described.
도4는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 타이밍도이다.4 is a timing diagram of a frequency multiplication circuit independent of pulse width according to an embodiment of the present invention.
에지 검출 회로(11)에 입력 신호(IN)가 인가되면, 상기 에지 검출 회로(11)는 상기 입력 신호(IN)의 라이징 에지를 검출하여 임펄스 신호인 Z1, Z2, Z3 펄스를 출력한다.When the input signal IN is applied to the edge detection circuit 11, the edge detection circuit 11 detects the rising edge of the input signal IN and outputs impulse signals Z1, Z2, and Z3 pulses.
상기에서 Z2 펄스는 상기 Z3 펄스를 지연시킨 펄스이고, 상기 Z1은 상기 Z2를 지연시킨 펄스이므로, 상기 에지 검출 회로(11)는 Z3, Z2, Z1 펄스 순으로 펄스 신호를 출력한다. 그러므로, 상기 Z3 펄스에 의해 제3 스위치(SW3)가 먼저 온 되고, 다음으로 제2 스위치(SW2)가 온 되며, 마지막으로 제1 스위치(SW1)가 온 된다.Since the Z2 pulse is a delay of the Z3 pulse and the Z1 is a delay of the Z2 pulse, the edge detection circuit 11 outputs a pulse signal in the order of Z3, Z2, Z1 pulses. Therefore, the third switch SW3 is first turned on by the Z3 pulse, the second switch SW2 is turned on next, and finally the first switch SW1 is turned on.
여기서, 상기 비교기에서 비교되는 전압중 비반전단자로 입력되는 전압(Vx)을 설명한다.Here, the voltage Vx input to the non-inverting terminal among the voltages compared by the comparator will be described.
Z3 펄스에 의해 상기 제1 스위치(SW1)가 온 되어 제2 커패시터(C2)에 충전된 전하는 방전되고, 이후에 Z2 펄스에 의해 상기 제2 스위치(SW2)가 온 되므로, 상기 제2 스위치(SW2)가 온될 때의 상기 제2 커패시터(C2)에는 다음의 (식 1)과 같은 전압(Vx)이 걸린다.Since the first switch SW1 is turned on by the Z3 pulse and the charge charged in the second capacitor C2 is discharged, and the second switch SW 2 is turned on by the Z2 pulse. When SW2) is turned on, the second capacitor C2 receives a voltage Vx as shown in Equation 1 below.
즉, 상기 (식 1)을 가지는 전압(Vx)은 Z2 펄스가 하이(high) 레벨 상태일 때 상기 제2 스위치(SW2)가 닫혀 전압 재분배 작용이 발생하여 상기 제1 커패시터(C1)와 상기 제2 커패시터(C2)에 걸리는 전압이 동일해짐에 따라 상기 (식 1)이 표현된 값을 가진다.That is, the voltage Vx having Equation 1 closes the second switch SW2 when the Z2 pulse is at a high level so that a voltage redistribution action occurs, thereby causing the first capacitor C1 and the first capacitor. As the voltage across the two capacitors C2 becomes equal, Equation 1 has a value expressed.
따라서, 상기 (식 1)로 표현된 값을 가지는 전압(Vx)은 Z2 임펄스 신호가 발생할 때 상기 Z1, Z3 펄스가 로우 레벨 상태이므로 Z3 신호가 다시한번 발생하기 전까지 즉, 한 주기의 입력 신호(IN) 구간동안에 그 값을 계속해서 유지하여 비교기의 비반전단자에 입력된다.Therefore, the voltage Vx having the value represented by Equation 1 is a low level state when the Z2 impulse signal is generated, so that the Z3 signal is generated again until the Z3 signal is generated again, that is, the input signal of one cycle ( IN), the value is continuously maintained and input to the non-inverting terminal of the comparator.
여기서, 상기 비교기(12)에 입력되는 전압중 반전단자에 입력되는 전압(Vp)을 설명한다.Here, the voltage Vp input to the inverting terminal among the voltages input to the comparator 12 will be described.
상기 비교기(12)의 반전단자에 입력되는 전압(Vp), 즉 상기 제1 커패시터(C1)에 걸리는 전압(Vp)은 상기 Z1 펄스에 의해 상기 스위치(SW1)가 온되어 상기 커패시터(C1)에 충전된 전하가 방전됨에 따라 아래의 (식 2)와 같은 표현을 가지는 전압을 상기 비교기(120)의 반전단자에 공급한다.The voltage Vp input to the inverting terminal of the comparator 12, that is, the voltage Vp applied to the first capacitor C1, is turned on by the Z1 pulse so that the switch SW1 is turned on to the capacitor C1. As the charged charge is discharged, a voltage having an expression as shown in Equation 2 below is supplied to the inverting terminal of the comparator 120.
만일, 입력 신호(IN)의 주기가 T[n]이면, Z2 펄스에 의해 샘플링되기전 상기 (식 2)으로 표현되는 전압(Vp)은 아래의 (식 3)으로 나타낼 수 있다.If the period of the input signal IN is T [n], the voltage Vp expressed by Equation 2 before being sampled by the Z2 pulse may be represented by Equation 3 below.
따라서, 상기 비교기(12)는 두 단자에 입력되는 전압을 비교함에 있어서, 두 단자에 입력되는 전압의 차가 음수이면 하이 또는 로우 상태의 일정한 신호를 출력하고, 입력되는 전압의 차가 양수가 되면 상기 음수 일 때의 신호에 반전되는 로우 또는 하이 신호를 출력한다.Therefore, when comparing the voltages input to the two terminals, the comparator 12 outputs a constant signal in a high or low state when the voltage difference between the two terminals is negative, and the negative value when the difference between the input voltages is positive Outputs a low or high signal inverted to the signal at
상기 비교기(120)의 출력이 로우 상태에서 하이 상태로 변하는 시간을 Tx라고 하면, Tx는 다음의 (식 4)와 같다.If the time when the output of the comparator 120 changes from a low state to a high state is Tx, Tx is as follows.
따라서, 비교기 출력이 변하는 시간 Tx는 주기(T[n])에 비례함을 알 수 있으며, C1=C2로 하면 Tx=1/2T[n]이 되어 이 발명의 최종 출력(OUT)은 정확히 듀티비가 50%인 펄스를 만들 수 있다.Therefore, it can be seen that the time Tx at which the comparator output changes is proportional to the period T [n], and when C1 = C2, Tx = 1 / 2T [n], so that the final output OUT of the present invention is exactly duty. A pulse with a ratio of 50% can be made.
이상에서와 같이 이 발명의 실시예에서, 입력 펄스폭에 무관하게 입력 신호의 주파수를 2배로 올리는 효과를 가진 펄스폭에 무관한 주파수 체배 회로를 제공할 수 있다.As described above, in the embodiment of the present invention, it is possible to provide a frequency multiplication circuit independent of the pulse width having the effect of doubling the frequency of the input signal irrespective of the input pulse width.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030221A KR0182035B1 (en) | 1995-09-15 | 1995-09-15 | Frequency multiplier independent on pulse width |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030221A KR0182035B1 (en) | 1995-09-15 | 1995-09-15 | Frequency multiplier independent on pulse width |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970018983A KR970018983A (en) | 1997-04-30 |
| KR0182035B1 true KR0182035B1 (en) | 1999-04-15 |
Family
ID=19426931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030221A KR0182035B1 (en) | 1995-09-15 | 1995-09-15 | Frequency multiplier independent on pulse width |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182035B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434501B1 (en) * | 2002-04-25 | 2004-06-05 | 삼성전자주식회사 | Duty correction based frequency multiplier |
-
1995
- 1995-09-15 KR KR1019950030221A patent/KR0182035B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018983A (en) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061128 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |