KR0181046B1 - Apparatus for processing error correction codes - Google Patents
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Abstract
본 발명은 시간 압축 주문형 비디오용 브이.씨.알에서 데이터 전송시 발생되는 에러를 정정하기 위하여 내부 패리티 및 외부 패리티를 형성하는 에러 정정 코드 처리 장치에 관한 것으로, 전화 라인 및 케이블을 통하여 외부로부터 입력되는 디지털 데이터를 저장하는 제1 저장 수단(40); 상기 제1저장 수단(40)과 병렬로 연결되어, 상기 제1 저장 수단에 저장된 데이터와 동일 데이터를 저장하는 제2저장 수단(42); 상기 내부 패리티 및 외부 패리티의 형성을 제어하는 패리티 신호 처리 수단(44); 상기 패리티 신호 처리 수단(44)의 제어에 의거하여, 상기 제1저장 수단(40)에 저장된 상기 디지털 데이터에 대한 외부 패리티를 형성하고, 상기 외부 패리티 형성 완료시 외부 패리티 완료 신호를 발생하는 제1디지털 신호 처리 수단(46); 상기 제1디지털 신호 처리 수단(46)에서 형성된 상기 외부 패리티를 저장하는 제3저장 수단(48); 상기 패리티 신호 처리 수단(44)의 제어에 따라, 상기 제2저장 수단(42)에 저장된 상기 디지털 데이터에 대한 내부 패리티를 형성하고, 외부 패리티 완료 신호가 입력되면, 상기 제3저장 수단(48)에 저장된 외부 패리티를 독출한 후, 상기 독출된 외부 패리티에 대한 내부 패리티를 형성하는 제2디지털 신호 처리 수단(50)을 포함한다.The present invention relates to an error correction code processing apparatus for forming an internal parity and an external parity for correcting an error generated during data transmission in a video compression video on demand. First storage means (40) for storing digital data to be generated; Second storage means (42) connected in parallel with said first storage means (40) for storing the same data as data stored in said first storage means; Parity signal processing means (44) for controlling formation of the inner parity and the outer parity; Under the control of the parity signal processing means 44, an external parity is formed for the digital data stored in the first storage means 40, and a first parity completion signal is generated when the external parity formation is completed. Digital signal processing means 46; Third storage means (48) for storing said external parity formed in said first digital signal processing means (46); Under the control of the parity signal processing means 44, an internal parity is formed for the digital data stored in the second storage means 42, and when an external parity completion signal is input, the third storage means 48 And a second digital signal processing means (50) for reading an external parity stored in the second parity, and forming an internal parity for the read external parity.
Description
제1도는 종래의 시간 압축형 비디오용 브이.씨.알의 블록도.1 is a block diagram of a conventional V.C.R. for time-compressed video.
제2도는 영상 데이터 녹화시 카세트 테이프에 기록되는 데이터 트랙의 구성도.2 is a block diagram of a data track recorded on a cassette tape when video data is recorded.
제3도는 제2도에 도시된 데이터 트랙을 구성하는 싱크 블록(sync block)의 구성을 나타낸 싱크 블록의 구성도.FIG. 3 is a block diagram showing the configuration of a sync block constituting a data track shown in FIG.
제4도는 본 발명의 바람직한 실시예에 따른 에러 정정 코드 처리 장치의 블록도.4 is a block diagram of an error correction code processing apparatus according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
40 : 제1 RAM 42 : 제2 RAM40: first RAM 42: second RAM
44 : 패리티 신호 처리부 46 : 제1디지털 신호처리부44: parity signal processing unit 46: first digital signal processing unit
48 : 제3 RAM 50 : 제2디지털 신호처리부48: third RAM 50: second digital signal processing unit
본 발명은 시간 압축하여 입력되는 디지털 비디오 신호를 자기 테이프에 녹화하고 재생시에는 압축되어 녹화된 비디오 신호를 원상태로 복구하여 재생하는 시간 압축 주문형 디지털 비디오 카세트 레코더에 있어서, 특히 전송 데이터 녹화시 구성되는 데이터 트랙에 있어 전송시 발생하는 데이터의 에러를 정정하기 위한 에러 정정 코드 처리장치에 관한 것이다.The present invention provides a time compression on-demand digital video cassette recorder which records a digital video signal input by time compression on a magnetic tape and restores and reproduces the compressed and recorded video signal when it is reproduced. An error correction code processing apparatus for correcting an error in data generated during transmission in a track.
일반적으로, 비디오 카세트 레코더(이하, 브이.씨.알이라 약칭함)는 비디오 신호의 전송 및 저장을 디지털 데이터로 실행하는 완전 디지털 시스템으로 발전하고 있다. 그 중에서 차세대 가전 제품으로 인정 받고 있는 디지털 브이.씨.알은 고 해상도 및 다기능의 장점이 있다.In general, video cassette recorders (hereinafter abbreviated as V. C. AL) have evolved into all-digital systems that perform transmission and storage of video signals as digital data. Among them, digital V.C.R, which is recognized as the next generation home appliance, has the advantages of high resolution and multifunction.
이러한 디지털 브이.씨.알들 중, 시간 압축 주문형 비디오(Video-On-Demand : 이하, VOD라 약칭함)용의 브이.씨.알은 데이터 압축 뿐만 아니라 시간 압축하여 카세트 테이프에 기록하기 때문에, 가입자는 극히 짧은 시간동안 전송되는 디지털 데이터를 수신하여 이를 그대로 카세트 테이프에 녹화한 후 재생하여 시청할 수 있다. 또한 가정에서는 짧은 시간 동안에 디지털로 전송되는 비디오 신호를 수신하여 카세트 테이프에 기록하므로써 통신망 사용료를 대폭 절약할 수 있다.Among these digital V. eggs, V. eggs for time compression video-on-demand (VOD, hereinafter abbreviated as VOD) are not only data compressed but also time compressed and recorded on a cassette tape. Can receive digital data transmitted for a very short time, record it on a cassette tape, and play it back for viewing. In addition, in the home, receiving a digital signal transmitted in a short time and recording it on a cassette tape can significantly reduce the network usage fee.
제1도는 시간 압축 주문형 비디오용 비디오 카세트 레코더란 제목으로 계류중인 대한민국 특허 제 94-28291호에 개시된 VOD 비디오 카세트 레코더를 나타낸다.FIG. 1 shows a VOD video cassette recorder disclosed in Korean Patent No. 94-28291 pending under the heading Video cassette recorder for time compression video on demand.
제1도에서, 채널 엔코더(10)는 시스템 제어 회로(15)의 제어 신호에 따라 MPEG 1 방식으로 엔코딩된 비트 스트림 형태의 디지털 신호에 오류정정용 신호를 부가하고, NRZ 변조하여 출력한다. 버퍼(11)는 채널 엔코더(10)에서 출력하는 디지털 신호를 일시 저장한 후 기록 및 독취회로(12)에 제공한다. 기록 및 독취 회로(12)는 버퍼(11)에서 출력되는 디지털 신호를 헤드를 이용하여 비디오 테이프에 기록하고, 비디오 테이프에 기록된 신호를 기록시의 1/6속도로 독취한다. 이때, 기록 및 독취회로(12)는 서보부(16)의 구동 호에 의거하여 동작하며, 비디오 테이프의 주행 속도 역시 서보부(16)의 제어에 의해 변환된다.In FIG. 1, the channel encoder 10 adds an error correction signal to a digital signal in the form of a bit stream encoded by the MPEG 1 method according to a control signal of the system control circuit 15, and outputs the NRZ modulated signal. The buffer 11 temporarily stores the digital signal output from the channel encoder 10 and provides it to the recording and reading circuit 12. The recording and reading circuit 12 records the digital signal output from the buffer 11 on the video tape using the head, and reads the signal recorded on the video tape at 1/6 speed at the time of recording. At this time, the recording and reading circuit 12 operates based on the driving call of the servo unit 16, and the traveling speed of the video tape is also converted by the control of the servo unit 16.
채널 디코더(14)는 기록 및 독취회로(12)로부터 제공되는 디지털 신호를 NRZ 복호화한 후 오류정정용 신호를 해석하여 오류를 제거한다. 버퍼(13)는 채널 디코더(14)의 출력을 일시 저장한 후 오디오/비디오용 디코더(17)에 제공한다. 오디오/비디오용 디코더(17)는 버퍼(13)의 출력을 인가 받아 MPEG 1 방식으로 디코딩하여 영상 및 오디오 처리하여 출력한다. 이때, 상술한 각 구성 부재, 즉 채널 인코더(10), 버퍼(11), 채널 디코더(14) 버퍼(13), 및 서보부(16)는 시스템 제어 회로(15)의 제어를 받는다.The channel decoder 14 NRZ decodes the digital signal provided from the recording and reading circuit 12, and interprets the error correction signal to remove the error. The buffer 13 temporarily stores the output of the channel decoder 14 and provides it to the audio / video decoder 17. The audio / video decoder 17 receives the output of the buffer 13, decodes the MPEG-1 system, and outputs the image and audio. At this time, each of the above-described components, that is, the channel encoder 10, the buffer 11, the channel decoder 14, the buffer 13, and the servo unit 16 are controlled by the system control circuit 15.
상기한 바와 같은 VOD 브이.씨.알에서 전송된 영상 데이터를 카세트 테이프에 녹화할 때 구성되는 데이터 트랙에는 영상 데이터의 에러 정정을 위한 에러 정정 코드가 포함된다.The data track configured when recording the video data transmitted from the VOD V.C. as described above on the cassette tape includes an error correction code for error correction of the video data.
제2도에는 영상 데이터 녹화시 카세트 테이프에 기록되는 데이터 트랙의 구성이 도시되고, 제3도에는 제2도에 도시된 데이터 트랙을 구성하는 싱크 블록(sync block)의 구성이 도시된다.FIG. 2 shows the configuration of a data track recorded on a cassette tape when video data is recorded, and FIG. 3 shows the configuration of a sync block constituting the data track shown in FIG.
제2도에 도시된 바와 같이 데이터 트랙은 프리엠블(preamble, 20)과, 내부 패리티(inner parity:24)를 가진 125개의 싱크 블록(sync block, 22)과, 외부 패리티(outer parity:26)와, 포스트 엠블(postamble, 28)로 구성된다.As shown in FIG. 2, the data track includes a preamble 20, 125 sync blocks 22 with inner parity 24, and an outer parity 26. And a postamble (28).
여기서, 내부 패리티(24) 및 외부 패리티(26)는 영상 데이터 전송시 발생하는 에러를 정정하기 위한 에러 정정 코드이다.Here, the inner parity 24 and the outer parity 26 are error correction codes for correcting an error that occurs when transmitting image data.
또한, 제3도에 도시된 바와 같이 125개의 싱크 블록(22)은 각각, 2바이트(byte)의 싱크 신호(30)와, 3바이트의 ID(Identification) 신호(32)와, 77 바이트의 영상 데이터 신호(34)와, 8 바이트의 내부 패리티 신호(24)로 이루어진다.In addition, as shown in FIG. 3, the 125 sync blocks 22 each include a 2-byte sync signal 30, a 3-byte identification signal 32, and a 77-byte image. It consists of a data signal 34 and an internal parity signal 24 of 8 bytes.
상기한 바와 같이, 데이터 트랙을 구성함에 있어 내부 패리티(24)와 외부 패리티(26)를 부가하면 영상 데이터 전송시 발생되는 에러의 정정 효율은 증가하나 한 트랙의 데이터가 입력될 동안 내부 패리티(24)와 외부 패리티(26)를 순차적으로 모두 처리해야 하는 시간적 제약이 발생하므로, 종래의 VOD 브이.씨.알에서는 전송되는 데이터의 실시간 처리에 어려움이 있었다.As described above, the addition of the internal parity 24 and the external parity 26 in constructing the data track increases the efficiency of correcting an error generated during image data transmission, but increases the internal parity 24 while data of one track is input. In the conventional VOD V.C.R, there is a difficulty in real-time processing of the data to be transmitted since there is a time constraint to process both the external parity 26) and the external parity 26 sequentially.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 디지털 영상 데이터 전송시 발생하는 에러 정정을 위한 패리티 코드를 전송 데이터에 부가함에 있어 내부 패리티와 외부 패리티를 병렬로 처리하여 시간적 제약을 받지 않고 효율적으로 처리하도록 한 에러 정정 코드 처리 장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In addition, in addition to the parity code for error correction that occurs during digital image data transmission, the internal and external parities are processed in parallel to be subject to time constraints. It is an object of the present invention to provide an error correction code processing apparatus that can be efficiently and efficiently processed.
상기 목적을 달성하기 위한 본 발명은, 시간 압축 주문형 비디오용 브이.씨.알에서 데이터 전송시 발생되는 에러를 정정하기 위하여 내부 패리티 및 외부 패리티를 형성하는 에러 정정코드 처리 장치에 있어서: 전화라인 및 케이블을 통하여 외부로부터 입력되는 디지털 데이터를 저장하는 제1저장 수단. 상기 제1저장 수단과 병렬로 연결되어, 상기 제1저장 수단에 저장된 데이터와 동일 데이터를 저장하는 제2저장 수단; 상기 내부 패리티 및 외부 패리티의 형성을 제어하는 패리티 신호 처리 수단; 상기 패리티 신호 처리 수단의 제어에 의거하여, 상기 제1저장 수단에 저장된 상기 디지털 데이터에 대한 외부 패리티를 형성하고, 상기 외부 패리티 형성 완료시 외부 패리티 완료 신호를 발생하는 제1디지털 신호 처리 수단; 상기 제1디지털 신호 처리 수단에서 형성된 상기 외부 패리티를 저장하는 제3저장 수단과; 상기 패리티 신호 처리 수단의 제어에 따라, 상기 제2저장 수단에 저장된 상기 디지털 데이터에 대한 내부 패리티를 형성하고, 외부 패리티 완료 신호가 입력되면, 상기 제3저장 수단에 저장된 외부 패리티를 독출한 후, 상기 독출된 외부 패리티에 대한 내부 패리티를 형성하는 제2디지털 신호 처리 수단을 포함하여 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides an error correction code processing apparatus for forming an internal parity and an external parity to correct an error occurring during data transmission in a time-compressed video on demand. First storage means for storing digital data input from the outside via a cable. Second storage means connected in parallel with said first storage means for storing the same data as data stored in said first storage means; Parity signal processing means for controlling the formation of the inner parity and the outer parity; First digital signal processing means for forming an external parity for the digital data stored in the first storage means under the control of the parity signal processing means and generating an external parity completion signal upon completion of the external parity formation; Third storage means for storing the external parity formed in the first digital signal processing means; Under the control of the parity signal processing means, an internal parity is formed for the digital data stored in the second storage means, and when an external parity completion signal is input, the external parity stored in the third storage means is read, And second digital signal processing means for forming internal parity with respect to the read external parity.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.
제4도는 본 발명의 바람직한 실시예에 따른 에러 정정 코드 처리 장치의 블록도이다.4 is a block diagram of an error correction code processing apparatus according to a preferred embodiment of the present invention.
동 도면에 도시된 바와 같이 본 발명은, 외부로부터 전화선 또는 케이블을 통하여 전송되는 시간 압축 주문형 비디오 데이터, 즉 디지털 영상 데이터를 저장하는 제1 및 제2 RAM(random access memory : 40, 42)과, 에러 정정 코드 처리를 위한 제어 신호를 발생하는 패리티 신호 처리부(44)와, 패리티 신호 처리부(44)에서 발생된 제어 신호에 따라 디지털 영상 데이터에 대해 로우(row) 방향으로 외부 패리티를 형상하고, 외부 패리티의 형성이 완료되면, 완료 신호를 발생하는 제1디지털 신호 처리부(46)와, 제1디지털 신호 처리부(46)에서 처리된 외부 패리티를 저장하는 제3RAM(48)과, 패리티 신호 처리부(44)에서 발생된 제어 신호에 따라 디지털 영상 데이터에 대해 칼럼(column) 방향으로 내부 패리티를 형성하고, 제1디지털 신호 처리부(46)로부터 외부 패리티 완료 신호 수신시 제3RAM(48)으로부터 외부 패리티를 독출한 후 외부 패리티에 대한 내부 패리티를 형성하며, 모든 패리티 신호의 처리가 완료되면 데이터 트랙을 형성하는 제2 디지털 신호 처리부(50)를 포함한다.As shown in the figure, the present invention provides a first and second random access memory (RAM, 40, 42) for storing time-compressed video-on-demand video data, ie, digital image data, transmitted from a telephone line or a cable from the outside; The parity signal processor 44 generating a control signal for error correction code processing, and the external parity in the row direction with respect to the digital image data according to the control signal generated by the parity signal processor 44, and externally When the parity is formed, the first digital signal processor 46 generating the completion signal, the third RAM 48 storing the external parity processed by the first digital signal processor 46, and the parity signal processor 44 Internal parity is formed in the column direction with respect to the digital image data according to the control signal generated from the second digital signal, and the number of external parity completion signals from the first digital signal processor 46 is determined. When forming an inner parity to the outer parity and then exported from the dock, the outer parity claim 3RAM (48), when the processing of all of the parity signal is complete and a second digital signal processing unit 50, which forms a data track.
이와 같이 구성된 본 발명의 실시예에 따른 에러 정정 코드 처리 장치의 작용은 다음과 같다.The operation of the error correction code processing apparatus according to the embodiment of the present invention configured as described above is as follows.
먼저, 전화선 또는 케이블을 통하여 시간 압축 주문형 비디오 데이터, 즉, 디지털 영상 데이터가 전송되어 오면, 제1RAM(40) 및 제2RAM(42)은 각각 이를 수신하여 카세트 테이프의 한 트랙에 해당하는 데이터 만큼 순차적으로 저장하고, 출력한다.First, when time-compressed video data on demand, ie, digital image data, is transmitted through a telephone line or a cable, the first RAM 40 and the second RAM 42 each receive the sequential data as much as one track of a cassette tape. Save and print.
제1 RAM(40)에 저장된 디지털 영상 데이터는 제1디지털 신호 처리부(46)에 제공된다. 제1 디지털 신호 처리부(46)는 패리티 신호 처리부(44)에서 발생된 제어 신호에 따라 디지털 영상 데이터에 대해 로우(low) 방향으로 외부 패리티를 형성하고, 외부 패리티의 형성이 완료되면, 완료 신호를 발생하는 한편, 형성된 외부 패리티를 제3 RAM(48)에 저장한다.The digital image data stored in the first RAM 40 is provided to the first digital signal processor 46. The first digital signal processor 46 forms external parity in a low direction with respect to the digital image data according to the control signal generated by the parity signal processor 44, and when the external parity is formed, the first digital signal processor 46 completes the completion signal. On the other hand, the generated external parity is stored in the third RAM 48.
이때, 제1디지털 신호 처리부(46)는 카세트 테이프의 한 트랙에 해당하는 데이터량, 즉, 한 트랙 단위로 외부 패리티를 형성한다.At this time, the first digital signal processor 46 forms the external parity in the amount of data corresponding to one track of the cassette tape, that is, in units of one track.
한편, 제2디지털 신호 처리부(50)는 제1디지털 신호 처리부(46)가 외부 패리티를 형성하는 것과 동시에, 디지털 영상 데이터에 대한 내부 패리티를 형성한다. 즉, 제2 디지털 신호 처리부(50)는 패리티 신호 처리부(44)에서 발생된 제어 신호에 따라, 제2 RAM(42)으로부터 제공되는 디지털 영상 데이터에 대해 칼럼(column) 방향으로 내부 패리티를 형성하는 것이다.Meanwhile, the second digital signal processor 50 forms an external parity with the first digital signal processor 46 and forms an internal parity for digital image data. That is, the second digital signal processor 50 forms internal parity in a column direction with respect to the digital image data provided from the second RAM 42 according to the control signal generated by the parity signal processor 44. will be.
제2디지털 신호 처리부(50)는 내부 패리티 형성이 완료되면, 제1디지털 신호 처리부(46)로부터의 외부 패리티 완료 신호를 기다린다. 이때, 통상적으로 외부 패리티 형성 시간이 내부 패리티 형성 시간 보다 길다. 따라서, 상술한 바와 같이, 외부 패리티 형성과 내부 패리티 형성을 병렬로 처리하게 되면, 제2 디지털 신호 처리부(50)는 내부 패리티 형성 완료 후 외부 패리티 완료 신호가 제공될 때까지의 대기 시간이 필요한 것이다.When the internal parity formation is completed, the second digital signal processor 50 waits for an external parity complete signal from the first digital signal processor 46. At this time, the external parity formation time is typically longer than the internal parity formation time. Therefore, as described above, when the external parity formation and the internal parity formation are processed in parallel, the second digital signal processing unit 50 requires a waiting time until the external parity completion signal is provided after the internal parity formation is completed. .
제2디지털 신호 처리부(50)는 제1디지털 신호 처리부(46)로부터 외부 패리티 완료 신호가 제공되면, 제3RAM(48)으로부터 외부 패리티를 독출한 후 외부 패리티에 대한 내부 패리티를 형성한다.When the external parity completion signal is provided from the first digital signal processor 46, the second digital signal processor 50 reads the external parity from the third RAM 48 to form internal parity for the external parity.
외부 패리티에 대한 내부 패리티의 처리가 완료되면, 제2디지털 신호 처리부(50)는 디지털 영상 데이터 신호에 부가된 외부 패리티 및 내부 패리티를 처리하여 데이터 트랙을 형성한다. 즉, 제2디지털 신호 처리부(50)는 제2도에 도시된 데이터 트랙의 형태에서 프리 엠블(20) 및 포스트 엠블(28)을 제외한 형태와 같은 데이터 포맷을 형성하는 것이다.When the processing of the internal parity for the external parity is completed, the second digital signal processing unit 50 processes the external parity and the internal parity added to the digital image data signal to form a data track. That is, the second digital signal processing unit 50 forms a data format such as the form of the data track shown in FIG. 2 except for the preamble 20 and the post emblem 28.
이상 설명한 바와 같이, 본 발명은, 제1 디지털 신호 처리부(46) 및 제2 디지털 신호 처리부(50)에서 외부 패리티 및 내부 패리티를 동시에 병렬로 형성하기 때문에 종래와 같이 시간적 제약을 받지 않고 빠른 시간 내에 패리티 신호를 처리할 수 있는 효과가 있다.As described above, the present invention forms the external parity and the internal parity in parallel at the same time in the first digital signal processing unit 46 and the second digital signal processing unit 50, so that the present invention is not subject to time constraints as in the prior art. The parity signal can be processed.
Claims (3)
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Applications Claiming Priority (1)
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Family Applications (1)
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Country Status (1)
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111201 Year of fee payment: 14 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |