KR0180652B1 - 프로파일 레지스터를 사용한 우선순위 기반 셰이퍼/다중화기 - Google Patents

Abstract

ATM망에 하나의 단말기에 여러개의 통신로를 연결 특성에 따라 서로 다른 셰이핑/다중화 알고리즘을 동적으로 할당하여 셰이핑/다중화하는 기술이다.

ATM망에서 사용되는 단말기의 셰이퍼 알고리즘이 결정되면 이것이 하드웨어로 구현되어 트래픽의 특성이 통신로 연결시 마다 서로 틀림에도 불구하고 항상 동일한 알고리즘을 사용하여야 하는 문제를 해결하기 위해 ATM단말에 여러개의 연결이 존재할 경우 연결특성에 다 서로 다른 셰이핑 알고리즘과 다중화 알고리즘을 동적으로 할당하여 효과적인 셰이핑 및 다중화를 수행한다.

Description

프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기

제1도는 본 발명의 실시예에 적용되는 우선 순위 기반 쎄이퍼의 구성을 나타낸 도면.

제2도는 본 발명의 실시예에 따른 제1도중 사용자 인터페이스 26의 상세회로도.

제3도는 본 발명의 실시예에 따른 제1도중 중재기 20의 상세 구성도.

제4도는 본 발명의 실시예에 따른 ATM망의 최대 셀 전송률과 두 개의 A, B 프로세스의 평균셀 전송률을 나타낸 동작레스터의 일예도.

* 도면의 주요부분에 대한 부호의 설명

10 : MDM 12 : UDM

14 : 선택기 16 : 셀 생성기

18 : MAR 20 : 중재기

22 : MDR 24 : 멀티미디어 인터페이스

26 : 사용자 인터페이스 30 : 영역 레지스터

32 : 프로세스 상태 레지스터 34 : 카운터

40 : 카운트 FIFO 42 : 인덱스 FIFO

44 : 계수 유지 레지스터 46 : 가산기

48 : 크로스바 스위치 50 : 출력 데이타 경로기

52 : 산술 논리 연산자

본 발명은 비동기 전송모드(Asyncchronous Transfer Mode : ATM)망의 통신로 연결장치에 관한 것으로, 특히 ATM망에 하나의 단말기에 여러개의 통신로를 연결 특성에 따라 서로 다른 셰이핑/다중화 알고리즘을 동적으로 할당하여 셰이핑/다중화하는 셰이핑/다중화기에 관한 것이다.

통상적으로 셰이퍼는 ATM망에서 이루어지는 트래픽 제어 기술중 한 방식으로 사용자 단말에서 행해지는 트래픽 제어기술이다. 셰이퍼는 두가지 기능을 가지는데 하나는 복잡한 특성을 가지고 있어 트래픽 특성을 기술하기 어려운 멀티미디어 데이타의 트래픽의 특성을 단순화하여 ATM망의 다중화기에서 다중화 작업을 효과적으로 수행할 수 있도록 한다. 두번째는 통신로 연결 설정시에 망과 사용자 프로세서 사이에 설정된 트래픽에 관한 협약을 어기는 트래픽이 발생할 경우에 트래픽의 특성을 조정하여 협약을 어기지 않는 트래픽으로 변환한다. 대표적인 알고리즘으로는 Leaky-Bucket 알고리즘과 Sliding-window, Jumping-window 등 window 기반 알고리즘들이 있다.

그리고 다중화기(Multiplexer)는 주로 ATM망내부에서의 스위칭이 행해지는 다중화 방식에 대한 것이 주류를 이룬다. 이러한 알고리즘은 여러개의 연결을 가지는 ATM 단말에서도 구현 가능하다. 다중화기 알고리즘은 크게 나누어 rate 기반 알고리즘과 우선 순위 기반 알고리즘이 있다.

이와 같은 멀티미디어 데이타의 트래픽의 특성을 단순화하여 ATM망의 다중화기에서 다중화 작업을 효과적으로 수행할 수 있도록 하는 종래의 셰이퍼/다중화기는 단말기의 셰이퍼 알고리즘이 결정되면 이것이 하드웨어로 구현되어 트래픽의 특성이 통신로 연결시 마다 서로 틀림에도 불구하고 항상 동일한 알고리즘을 사용하여야 하였다.

본 발명의 목적은 서로 다른 연결에 대하여 서로 다른 셰이퍼 알고리즘을 적용하거나 혹은 같은 셰이퍼 알고리즘을 적용한다고 하더라도 셰이퍼의 갯수를 동적으로 다르게 할당하여 연결에 적합한 셰이퍼 알고리즘을 적용할 수 있는 프로파일을 이용한 셰이퍼/다중화기를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은, 물리적으로 두 개의 메모리로 구성되어 이중 구조 버퍼를 형성하여 시간적으로 연속된 특성을 가지는 멀티미디어 데이타를 저장하는 멀티 미디어 메모리와, 하나의 메모리를 공유 메모리로 구성하여 사용자 프로세스와 ATM망으로 부터 데이타를 용이하게 억세스하는 사용자 데이타 메모리와, 멀티미디어 데이타를 전송 및 수신하는 역할을 담당하는 멀티미디어 인터페이스와, 프로토콜 관련데이타와 일반 사용자 데이타를 망과 시스템 프로세서 사이에서 복사, 참조하는 역할을 담당하는 사용자 인터페이스와, 상기 멀티 미디어 메모리와 사용자 데이타 메모리중 어느 데이타를 출력할 것인지 소정의 선택하는 선택기와, 상기 선택기로부터 전송되어온 48 바이트의 셀 데이타 부분에 대하여 셀 헤더를 추가하는 역할을 수행하는 셀 생성기와, 셰이핑 알고리즘에 실행함에 따라 상기 멀티 미디어 메모리의 데이타나 상기 사용자 데이타 메모리중 어느 데이타를 어느 시점에 출력할 것인지를 결정하여 상기 선택기에 제공하는 중재기로 구성함을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 실시에에 적용되는 우선 순위 기반 셰이퍼의 구성을 나타낸 도면이다.

멀티미디어 데이타 메모리(MDM) 10과 사용자 데이타 메모리(UDM) 12는 데이타 버퍼에 해당하는 부분으로 시간에 대한 제약이 많은 멀티미디어 테이타와 일반 사용자 데이타를 구분하여 처리할 수 있도록 하였다. 멀티 미디어 메모리 10는 물리적으로 두 개의 메모리로 구성되어 이중 구조 버퍼를 형성하여 시간적으로 연속된 특성을 가지는 멀티미디어 데이타를 취급할 수 있도록 구성하였다. 사용자 데이타 메모리 12는 하나의 메모리를 공유 메모리로 구성하여 사용자 프로세스와 ATM망으로 부터 접근이 용이하도록 구성하였다. 멀티미디어 인터페이스 24는 멀티미디어 데이타를 전송 및 수신하는 역할을 담당한다. 사용자 인터페이스 26은 프로토콜 관련데이타와 일반 사용자 데이타를 망과 시스템 프로세서 사이에서 복사, 참조하는 역할을 담당한다. 선택기(Selector) 14는 MAR 18이나 MDR 22와 함께 구성되어 있는 중재기(arbiter)의 지시에 따라 멀티미디어 메모리 10과 사용자 데이타 메모리 12중 어느 데이타를 출력할 것인지 선택한다. 이때 사용자 데이타 메모리 12의 데이타가 출력된다면 어느 프로세서에 할당된 데이타를 출력할 것인지를 구분하여 해당 데이타를 48 바이트 씩 셀 생성기(Cell-maker) 16으로 전송한다. 셀 생성기 16에서는 전송되어온 48 바이트의 셀 데이타 부분에 대하여 셀 헤더를 추가하는 역할을 수행한다. 셀 헤더의 상당 부분은 사용자에 의해 미리 정해진 파라미터에 따라 결정된다. 중재기 20은 우선 순위 기반 셰이퍼의 핵심이 되는 부분으로 어느 데이타가 어느 시점에 출력될 것인지를 결정하여 선택기 14에 알리는 역할을 한다. 프로세서(Process)는 그 성격에 따라 두 가지 종류로 구분할 수 있다. 마스터 CPU가 관여하지 않고 데이타가 전송될 수 있는 대부분의 멀티미디어 데이타와 사용자에 의해 응용 프로그램에서 발생되거나 파일의 형태로 존재하는 정보를 전송하는 사용자 데이타가 있다. 멀티미디어 데이타는 멀티 미디어 메모리 10을 통하여 버퍼링 되고 사용자 데이타는 사용자 데이타 메모리 12를 통하여 버퍼링된다. 사용자 데이타는 사용자가 여러개의 프로세스를 실행시키고 있을 경우 물리적으로는 하나의 메모리이지만 논리적으로는 이를 여러개의 메모리로 구분하여 버퍼로 사용 하여야 한다. 또한 선택기 14에 의해 전송할 셀 데이타 부분의 위치를 쉽게 구분할 수 있게 구성되어야 한다. 그리고 사용자 데이타 메모리 12는 상기 멀티 미디어 메모리 10과 같이 양방향 인터페이스를 가진다. 마스터 CPU측에서 바라보면 UDM 12는 하나의 물리적 메모리로 볼 수 있다. 논리적으로는 운영체계 계층 혹은 디바이스 드라이버(Device Driver)에서 프로세스마다 서로 다른 물리적 어드레스를 할당하고 이를 응용 계층에 논리적어드레스로 제공하여야 한다. 사용자는 응용 계층에서 자신이 사용할 버퍼의 크기를 지정한다. 버퍼의 크기는 평균 전송률과 최고 전송률을 고려하여 결정하여야 하는 파라미터로 전송하고자 하는 데이타의 성격에 따라 서로 다를 수 있다. 사용자가 정한 버퍼의 크기를 디바이스 드라이버에서는 물리적인 어드레스 매핑(mapping)하는데, 이때 물리 어드레스는 상위 몇 비트만을 변화하여 서로 다른 위치에 접근할 수 있게 구성된다. 이는 셀 생성기 16측에서 바라보았을 때 각 프로세스에 할당된 물리 어드레스를 쉽게 접근할 수 있도록 하기 위함이다.

제2도는 본 발명의 실시예에 따른 제1도중 사용자 인터페이스 26의 상세회로도이다.

프로세스 상태 레지스터(Process Status Register) 32는 각 프로세스에 대하여 지난번 전송된 데이타(payload)의 마지막 물리 어드레스+1 값을 유지한다. 중재기 20으로부터 CI(Cell Indicator)의 신호가 입력되면 영역 레지스터(Area Register) 30은 어느 프로세스에 대한 버퍼 영역에 접근하는지 나타내는 3비트의 어드레스를 발생시키고, 프로세스 상태 레지스터 32는 그 프로세스의 지난번 전송된 데이타의 어드레스에 1을 더한 값을 카운터 34에 로드하여 카운터 34의 동작 가능 신호를 출력한다. 카운터 34의 14비트와 영역 레지스터 30의 3비트는 사용자 데이타 메모리(UDM) 14의 17비트 어드레스가 된다. 영역 레지스터(Area Register) 30은 예를들어 3비트 x 8비트로 구성되며 모든 전송이 일어나기 전에 마스터 CPU에 의해 일정한 값으로 정해져 해당 프로세스가 죽기전까지 그 프로세스의 물리 어드레스를 구분하는 역할을 수행한다. 또한 사용자는 응용 프로그램을 통하여 정해진 PDU(Protocol Data Unit) 단위로 데이타를 전송하고자 할 것이다. 사용자는 한 PDU를 사용자 데이타 메모리 12에 다 기록한 다음에는 일정한 신호를 발생시켜 MAR이나 MDR의 중재기 20이 PDU의 전송 시점을 알 수 있도록 한다. 또한 중재기 20내부의 3비트 레지스터에 현재 프로세스를 나타내는 상위 3비트의 어드레스를 적어 줌으로서 현재 사용자 데이타 메모리 12에 기록된 PDU가 어느 프로세스의 데이타인지를 나타낸다.

제3도는 본 발명의 실시예에 따른 제1도중 중재기 20의 상세 구성도이다.

중재기 20은 카운트 FIFO 40, 인덱스 FIFO 42로 구성된 동작 기억 레지스터와, 셰이핑알고리즘을 구현하는데 필요한 데이타를 계산하기 위한 산술 논리 연산자(ALU) 52와, 상기 카운트 FIFO 40에서 읽은 데이타를 적절한 산술 논리 연산자에 전달하기 위한 출력데이타 경로기(Router) 50으로 구성된다. 상기 구성중 카운트 FIFO 40과 인덱스 FIFO 42f를 묶어 기억 레지스터화하고, 특히 망에서 사용자쪽으로 전송된 데이타의 특성을 나타내는 동작 기억 레지스터, 그 반대를 MDR이라 한다. 이 두 레지스터의 구조는 동일하다.

동작 기억 레지스터에서는 각각의 프로세스가 버퍼에 데이타를 쓴 내역과 또 각각의 프로세스에 대하여 데이타를 망으로 출력한 내역이 MAR(Multi window/process Arrival activity register)와 MDR(Multi window/process Departure activiry register)에 저장된다. 중재기 20의 핵심 부분인 허용함수를 발생시키는 회로는 사용자가 모든 전송이 일어나기 전에 지정한 각 프로세스에 대한 최초의 우선 순위 값과 이 값을 바탕으로 시간에 따라 우선 순위 값을 변화시키는 회로와 MAR, MDR에서 읽은 셀 흐름에 관한 정보를 바탕으로 Leaky-Bucket 알고리즘등 여러가지 셰어핑 방식을 구현할 수 있도록 구현한다.

동작 기억 레지스터는 사용자에 의하여 모든 전송이 일어나기 전에 프로세스 당 몇개의 영역으로 구분되며 다중 Leaky-Bucket 알고리즘 등 셰이핑 역할을 하는데 여러개의 윈도우를 필요로 할 경우에는 각 윈도우의 시작 시점과 끝 시점을 사용자가 지정할 수 있도록 한다. 그리고 산술 논리 연산자 52는 크게 두 개의 입력 값에 대한 덧셈을 구하는 부분과 두 개의 산술 논리 연산자 출력 값을 논리 비교하는 부분 그리고 비교값을 바탕으로 논리 연산을 수행하여 허용 함수(Admit function)을 발생하는 부분으로 구성된다.

동작 기억 레지스터 부분은 기존의 상태 천이 레지스터(Shift Register)와 그 구조가 동일하다. MAR의 경우는 버퍼에 입력된 데이타에 대하여 입력된 시점과 입력된 데이타의 크기를 유지하는 역할을 수행한다. 예를 들어 평균 전송률이 1,2,3인 세 개의 프로세스 A,B,C가 ATM망을 통하여 데이타를 전송하고자 하는 경우 버퍼에는 전술한 바와 같이 각각의 프로세스에 할당된 물리 어드레스에 데이타가 기록된다. 프로세스는 데이타를 버퍼에 전송한 후에 데이타를 버퍼에 기록했다는 사실을 CAA신호를 사용하여 중재기 20에 알린다. 중재기 20은 이전에 CAA 발생했을 때의 각 프로세스에 대한 계수 값을 계수 유지 레지스터(Recent Count Register : RCR) 44에 저장하고 있다. 현재의 CAA에 대하여는 이전의 그 프로세스의 카운트 값과 현재 써진 PDU의 크기를 더하여 이 값을 계수 FIFO에 입력한다. 이때 계수 FIFO에 입력된 프로세스의 계수 값은 자동적으로 RCR에 저장되어 이후 발생하는 CAA에 대하여 계산을 수행할 수 있게 된다. PI신호를 받은 인덱스 FIFO 42는 PI신호에 나타내어진 프로세스이 인덱스를 인덱스 FIFO 42에 입력한다. 인덱스 FIFO 42에 데이타가 입력되는 시점을 클락이 발생하였을 때로 한다.

이 클락은 하위 계층 접속을 통하여 전송할 수 있는 최대 셀 전송률을 바탕으로 구현된다. 즉 155Mbps로 데이타를 전송할 수 있는 경우 하위 계층 접속을 통하여 전송되는 데이타는 8비트 단위로 전송되므로 19.44MHz의 클락을 필요로 한다. 즉, 19.44MHz의 바이트 전송률을 가진다. 이에 대하여 셀 전송률은 0.36MHz의 클락을 필요로 하게된다. 다시 말해서 이런 망 인터페이스 회로에서 가질 수 있는 최대 셀 전송률은 0.36 셀/초가 된다. 제4도에서는 망의 최대 셀 전송률을 5셀/초 그리고 A,B 두 개의 프로세서의 평균 셀 전송률을 각각 1셀/초, 0.5셀/초로 가정하여 동작 기억 레지스터의 동작 예를 보인다.

제4도에서 알 수 있는 바와 같이 카운트 FIFO 48과 인덱스 FIFO 42내의 값이 써지는 경우는 클락이 발생하는 주기로 나타나므로, A,B 두 개의 프로세스 이외에 상당 부분이 0값을 가지게 된다. 동작 기억 레지스터를 사용하여 우리는 현재 시점으로 부터 일정기간 과거까지의 셀의 버퍼로의 유입 상태를 알 수 있다. 즉, 제4도에서 A프로세스에 대하여 지난 2초 동안 입력된 셀 수가 필요하다면 제일 왼쪽의 A프로세스의 셀 수 10으로부터 A프로세스만을 따져서 두 칸 오른쪽에 위치하는 A프로세스의 셀 수 0을 빼면 이 2초 동안 입력된 셀 수를 계산할 수 있다. MDR의 경우에도 이와 동일한 방식으로 구현되며 이때 동작레지스터의 내용은 각 프로세스에 대하여 지난 일정 과거 동안에 망으로 전송된 전체 셀 수를 나타내게 된다. 출력 데이타 경로기(Router) 50은 허용 함수를 계산하는데 필요한 데이타를 가지고 있는 카운트 FIFO 40의 어드레스와 인덱스 FIFO 42에서의 각각의 인덱스 값을 바탕으로 산술 논리 연산자 ALU 52의 입력 값을 만들어 낸다. 이와같은 동작에 의한 중재기 20는 우선 순위 기반 셰이퍼의 핵심이 되는 부분으로 어느 데이타가 어느 시점에서 출력될 것인지 결정하여 선택기 14에 알리게 되는데, 이에 대한 알고리즘은 Leaky Bucket 알고리즘과 윈도우 기반 셰이퍼 등 다양한 종류의 셰이핑 알고리즘을 구현할 수 있다. 따라서 여러개의 프로세스가 존재하고 각각의 데이타 특성이 달라 서로 다른 셰이핑 알고리즘을 사용해야 하는 경우에도 소프트웨어적인 설정의 변경만으로 서로 다른 알고리즘을 구현할 수 있다. 상기 Leaky Bucket 알고리즘의 경우 데이타 버퍼 하나와 토큰(token) 버퍼로 구성되어 데이타 버퍼에 입력된 셀은 토큰 버퍼에 토큰이 있을 경우에만 망으로 출력될 수 있으며, 토큰 버퍼에 토큰이 없을 경우에는 토큰이 발생할 때까지 기다려야 한다. 토큰의 발생 주기는 그 프로세스의 최대 셀 전송률로 한다. 이런 알고리즘을 통하여 프로세스가 호 설정시에 협상한 최대 셀 전송률을 넘는 트래픽을 발생시킨다 하더라도 이런 트래픽을 협상된 범주 안에서 망으로 전송할 수 있다. 이런 알고리즘은 제안한 하드웨어 구조에서 다음과 같이 구현된다.

토큰의 최대 발생 회수를 σ, 발생주기를 시간 τ=1/r로 나타내고 r을 최대 전송률이라 한다면 허용 함수 f_a는 다음과 같다.

f_a= 1 if n(W_a) σ

=0 otherwise

여기서 n(W_a)는 σ시간 동안에 허용되는 전송 셀 수이다. 즉 정해진 시간 윈도우W 동안의 전송된 셀의 수가 W시간 윈도우 내에서의 전송 허용 셀 수 σ보다 작으며 그때의 셀은 망으로 전송될 수 있다.

또한 윈도우 기반의 셰이핑 알고리즘은 허용 함수를 다음과 같이 구현함으로써 실현할 수 있다.

f_a= 1 if n(W₀,_i) N for 0≤i≤δ

=0 otherwise

n(W₀,_i)은 0에서 i시간 까지의 전송될 셀의 수이다. 이 값이 최대 전송 셀 수 N보다 작으면 이때의 셀은 전송될 수 있다. i 값은 매 순간마다 증가하다가 δ에 도달하면 다시 0으로 된다. 따라서 점핑 윈도우의 기능을 할 수 있다.

상술한 바와 같이 본 발명은, ATM단말에 여러개의 연결이 존재할 경우 연결특성에 따라 서로다른 셰이핑 알고리즘과 다중화 알고리즘을 동적으로 할당하여 효과적으로 셰이핑 및 다중화를 할 수 있는 이점이 있다.

Claims (6)

1. 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기에 있어서, 물리적으로 두 개의 메모리로 구성되어 이중 구조 버퍼를 형성하여 시간적으로 연속된 특성을 가지는 멀티미디어 데이타를 저장하는 멀티 미디어 메모리와, 하나의 메모리를 공유 메모리로 구성하여 사요자 프로세스와 ATM망으로 부터 데이타를 용이하게 억세스하는 사용자 데이타 메모리와, 멀티미디어 데이타를 전송 및 수신하는 역할을 담당하는 멀티미디어 인터페이스와, 프로토콜 관련데이타와 일반 사용자 데이타를 망과 시스템 프로세서 사이에서 복사, 참조하는 역할을 담당하는 사용자 인터페이스와, 상기 멀티 미디어 메모리와 사용자 데이타 메모리중 어느 데이타를 출력할 것인지 소정의 선택하는 선택기와, 상기 선택기로부터 전송되어온 48 바이트 셀 데이타 부분에 대하여 셀 헤더를 추가하는 역할을 수행하는 셀 생성기와, 셰이핑 알고리즘에 실행함에 따라 상기 멀티 미디어 메모리의 데이타나 상기 사용자 데이타 메모리중 어느 데이타를 어느 시점에 출력할 것인지를 결정하여 상기 선택기에 제공하는 중재기로 구성함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.
2. 제1항에 있어서, 상기 사용자 인터페이스는, 각 프로세스에 대하여 이전에 전송된 데이타(payload)의 마지막 물리 어드레스+1 값을 유지하는 프로세스 상태 레지스터와, 상기 중재로부터 셀 인디케이터의 신호가 입력될 시 어느 프로세스에 대한 버퍼 영역에 접근하는지 나타내는 3비트의 어드레스를 발생시키는 영역 레지스터와, 상기 프로세스 상태 레지스터로부터 출력된 신호에 의해 로드하여 상기 사용자 데이타 메모리의 어드레스를 출력하는 카운터로 구성함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.
3. 제2항에 있어서, 상기 중재기는, 각각의 프로세스가 버퍼에 데이타를 기록한 내용과 각각의 프로세스에 대하여 데이타를 망으로 출력한 내용을 각각 저장하는 동작기억 레지스터와, 사용자가 모든 전송이 일어나기 전에 지정한 각 프로세스에 대한 최초의 우선 순위 값과 상기 우선 순위 값을 바탕으로 시간에 따라 우선 순위 값을 변화시키기 위한 함수를 발생하는 함수발생회로와, 상기 동작기억 레지스터로부터 읽어들인 데이타를 상기 함수발생회로에 전달하기 위한 출력 데이타 경로기로 구성함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.
4. 제3항에 있어서, 상기 동작기억 레지스터는, MDR과 MAR로 구성함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.
5. 제4항에 있어서, 상기 MAR은 입력된 데이타에 대하여 입력된 시점과 입력된 데이타의 크기를 유지하는 역할을 수행하기 위한 데이타를 저정함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.
6. 제5항에 있어서, 상기 MAR은, 허용함수를 계산하기 위한 어드레스를 발생하는 카운트 FIFO와, 상기 카운트 FIFO의 각각에 대한 인덱스값을 출력하는 인덱스 FIFO로 구성함을 특징으로 하는 프로파일 레지스터를 사용한 우선 순위 기반 셰이퍼/다중화기.