KR0179817B1 - Memory device - Google Patents

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KR0179817B1
KR0179817B1 KR1019950070183A KR19950070183A KR0179817B1 KR 0179817 B1 KR0179817 B1 KR 0179817B1 KR 1019950070183 A KR1019950070183 A KR 1019950070183A KR 19950070183 A KR19950070183 A KR 19950070183A KR 0179817 B1 KR0179817 B1 KR 0179817B1
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정덕주
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문정환
엘지반도체주식회사
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Abstract

본 발명의 목적은 컬럼 디코더에서 발생되는 컬럼 선택신호의 수를 줄여 컬럼 선택을 위한 레이 아웃면적을 줄임과 아울러 비트라인 풀업 및 이퀄라이징시 로드를 줄이도록 하는 메모리 디바이스에 관한 것으로, 이와 같은 본 발명의 목적을 달성하기 인한 수단은 외부에서 입력되는 어드레스신호를 디코딩하여 16개의 컬럼 선택신호를 발생시키는 컬럼 디코딩수단과, 입력되는 어드레스천이 검출신호 및 라이트 인에이블의 합산신호와 상기 컬럼 디코딩수단에서 발생된 8개의 컬럼선택신호틀 낸드링한 신호에 의해 상기 메모리 셀에서의 비트라인을 풀업시키는 비트라인 풀업수단과, 상기 컬럼 디코딩수단에서 발생된 16개의 컬럼선택신호에 의해 인에이블된 후 상기 비트라인 풀업수단에 의해 풀업된 비트라인을 거쳐 데이타를 출력하는 컬럼 선택수단과, 상기 컬럼 선택수단으로부터 출력되는 데이타를 소정 레벨로 증폭하여 출력하는 센스증폭수단을 포함하여 구성한다.An object of the present invention is to reduce the number of column selection signals generated by the column decoder to reduce the layout area for column selection and to reduce the load during bit line pull-up and equalization. Means for achieving the object are the column decoding means for decoding the address signal input from the outside to generate 16 column selection signals, the sum signal of the input address transition detection signal and the write enable and the generated from the column decoding means. Bit line pull-up means for pulling up the bit line in the memory cell by the NAND-ring signal of eight column select signals, and the bit line pull-up after being enabled by 16 column select signals generated in the column decoding means. The number of column selections to output data over the bitline pulled up by the means And is constructed by amplifying the data outputted from the column selecting means to a predetermined level including sense amplifier means for outputting.

Description

메모리 디바이스Memory devices

제1도는 종래 메모리 디바이스의 블럭구성도.1 is a block diagram of a conventional memory device.

제2도는 제1도의 각부 상세 회로도.2 is a detailed circuit diagram of each part of FIG.

제3도는 본 발명에 의한 메모리 디바이스의 블럭구성도.3 is a block diagram of a memory device according to the present invention.

제4도는 제3도의 각부 상세 회로도.4 is a detailed circuit diagram of each part of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 메모리 셀 101 : 워드라인 드라이버100: memory cell 101: word line driver

102 : 컬럼 디코더 103 : 컬럼 선택기102: column decoder 103: column selector

104 : 비트라인 풀업부 105 : 센스 증폭기104: bit line pull-up unit 105: sense amplifier

본 발명은 메모리 디바이스에 관한 것으로, 특히 컬럼 디코더에서 발생되는 컬럼 선택신호의 수를 줄여 컬럼 선택을 위한 레이 아웃면적을 줄임과 아울러 비트라인 풀업 및 이퀄라이징시 로드를 줄이도록 하는 메모리 디바이스에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly, to a memory device that reduces the number of column selection signals generated in a column decoder to reduce the layout area for column selection and to reduce the load during bit line pull-up and equalization.

제1도에 도시된 바와 같이, 종래 메모리 디바이스는 메모리 셀(1)에서의 워드라인을 구동시키는 워드라인 드라이버(2)와, 외부에서 입력되는 어드레스신호를 디코딩하여 128개의 컬럼 선택신호를 발생시키는 컬럼 디코더(3)와, 입력되는 어드레스천이 검출신호 및 라이트 인에이블의 합산신호에 의해 메모리 셀(1)에서의 비트라인을 풀업시키는 비트라인 풀업부(4)와, 상기 컬럼 디코더(3)에서 발생된 128개의 컬럼선택신호에 의해 인에이블된 후 상기 비트라인 풀업부(4)에 의해 풀업된 비트라인을 거쳐 데이타를 출력하는 컬럼 선택기(5)와, 상기 컬럼 선택기(5)로부터 출력되는 데이타를 소정레벨로 증폭하여 출력하는 센스 증폭기(6)로 구성된다.As shown in FIG. 1, a conventional memory device generates a 128 column selection signal by decoding a word line driver 2 for driving a word line in a memory cell 1 and an address signal input from an external source. A column decoder 3, a bit line pull-up unit 4 which pulls up a bit line in the memory cell 1 by a sum signal of an input address transition detection signal and a write enable, and in the column decoder 3 A column selector 5 which is enabled by the generated 128 column select signals and outputs data via the bit lines pulled up by the bit line pull-up section 4; and data output from the column selector 5; Is a sense amplifier (6) for amplifying and outputting a predetermined level.

이와 같이 구성된 종래 메모리 디바이스의 동작을 설명하면 다음과 같다.The operation of the conventional memory device configured as described above is as follows.

먼저, 한 블럭은 8개의 입출력기(IO0-IO8)로 이루어져 있고, 각 입출력기(IO0)는 제2도에 도시된 바와 같이 16개의 컬럼선택신호(CSO-CSF)를 발생하도록 배치되어 있다.First, one block is composed of eight input / output devices IO0-IO8, and each input / output device IO0 is arranged to generate 16 column selection signals CSO-CSF as shown in FIG.

그리고, 하나의 컬럼선택신호를 선택하기 위해서는 각각의 입출력기마다 16번의 컬럼 선택 코딩이 필요하므로 한 블럭에는 128개 컬럼선택 코딩이 이루어진다.In order to select one column selection signal, 16 column selection coding is required for each input / output unit, so 128 column selection coding is performed in one block.

한편, 비트라인 풀업을 인에이블시키기 위한 신호는 외부로부터 입력되는 어레스천이 검출신호 및 라이트 인에이블신호의 합산신호에 의해 발생된다.On the other hand, the signal for enabling the bit line pullup is generated by the sum signal of the address detection signal and the write enable signal input from the outside.

그러나, 종래 메모리 디바이스는 컬럼선택신호를 선택하기 위해서는 각 입출력기마다 컬럼 디코더을 배치하여야 하므로 인해 래이아웃 면적이 크게 증가되는 문제점이 있었다.However, the conventional memory device has a problem in that the layout area is greatly increased because a column decoder must be arranged in each input / output unit in order to select a column selection signal.

아울러, 한 블럭내에 있는 128 컬럼을 비트라인 풀업을 통해 동시에 이퀄라이징하기 때문에 로드가 증가하는 문제점이 있었다.In addition, since 128 columns in one block are equalized simultaneously through bitline pullup, there is a problem in that the load increases.

따라서, 본 발병의 목적은 컬럼 디코더에서 발생되는 컬럼 선택신호의 수를 줄여 컬럼 선택을 위한 레이 아옷먼적을 줄임과 아울러 비트라인 풀업 및 이퀄라이징시 로드를 줄이도록 하는 메모리 디바이스를 재공함에 있다.Accordingly, an object of the present invention is to provide a memory device that reduces the number of column selection signals generated by the column decoder, thereby reducing the layout for column selection and reducing the load during bit line pull-up and equalization.

이와 같은 븐 발명의 목적을 달성하기 위한 수단은 외부에서 입력되는 어드레스신호를 디코딩하여 16개의 컬럼 선택신호를 발생시키는 컬럼 디코딩수단과, 입력되는 어드레스천이 검출신호 및 라이트 인에이블의 합산신호와 상기 컬럼 디코딩수단에서 발생된 8개의 컬럼선택신호를 낸드링한 신호에 의해 상기 메모리 셀에서의 비트라인을 풀업시키는 비트라인 풀업수단과, 상기 컬럼 디코딩수단에서 발생된 16개의 컬럼선택신호에 의해 인에이블된 후 상기 비트라인 풀업수단에 의해 풀업된 비트라인을 거쳐 데이타를 출력하는 컬럼 선택수단과, 상기 컬럼 선택수단으로부터 출력되는 데이타를 소정 레벨로 증폭하여 출력하는 센스증폭수단을 포함하여 구성한다.Means for achieving the object of the present invention is a column decoding means for decoding the address signal input from the outside to generate 16 column selection signals, the sum signal of the input address transition detection signal and the write enable and the column Bit line pull-up means for pulling up the bit line in the memory cell by a NAND signal of the eight column select signals generated by the decoding means, and enabled by 16 column select signals generated by the column decoding means. And a column selecting means for outputting data through the bit line pulled up by the bit line pull-up means, and a sense amplifying means for amplifying and outputting the data output from the column selecting means to a predetermined level.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도에 도시한 바와 같이, 본 발명에 의한 메모리 디바이스는 메모리 셀(100)에서의 워드라인을 구동시키는 워드라인 드라이버(101)와, 외부에서 입력되는 어드레스신호를 디코딩하여 16개의 컬럼 선택신호를 발생시키는 컬럼 디코더(102)와, 입력되는 어드레스천이 검출신호 및 라이트 인에이블의 합산신호와 상기 컬럼 디코더(105)에서 발생된 8개의 컬럼선택신호를 낸드링한 신호에 의해 상기 메모리 셀(100)에서의 비트라인을 풀업시키는 비트라인 풀업부(104)와, 상기 컬럼 디코더(102)에서 발생된 16개의 컬럼선택신호에 의해 인에이블된 후 상기 비트라인 풀업부(104)에 의해 풀업된 비트라인을 거쳐 데이타를 출력하는 컬럼 선택기(103)와, 상기 컬럼 선택기(103)로부터 출력되는 데이타를 소정레벨로 증폭하여 출력하는 센스 증폭기(105)로 구성한다.As shown in FIG. 3, a memory device according to the present invention is a word line driver 101 for driving a word line in a memory cell 100, and an externally input address signal to decode 16 column selection signals. The memory cell 100 is generated by a column decoder 102 for generating a signal, a sum signal of an input address shift detection signal and a write enable signal, and a NAND signal of eight column selection signals generated by the column decoder 105. Bit-line pull-up unit 104 for pulling up the bit line at < RTI ID = 0.0 >), < / RTI > and 16 bits selected by the column decoder 102, A column selector 103 for outputting data via a line, and a sense amplifier 105 for amplifying and outputting data output from the column selector 103 to a predetermined level.

이와 같이 구성한 본 발명에 의한 메모리 디바이스의 동작을 도면 제4도를 참조하여 상세히 설명하면 다음과 같다.The operation of the memory device constructed as described above will be described in detail with reference to FIG. 4 as follows.

먼저, 한 블럭내에서 각각의 컬럼선택신호(CSO-CSF)에 해당되는 8개의 컬럼이 한곳에 배치되고, 각각의 컬럼선택신호(CSO-CSF)가 인에이블되면 8개의 컬럼이 바로 인에이블되도록 배치된다.First, eight columns corresponding to each column selection signal CSO-CSF are arranged in one block, and eight columns are immediately enabled when each column selection signal CSO-CSF is enabled. do.

다시 말하면, 상기 컬럼선택신호(CSO)가 인에이블되면 그 인에이블된 컬럼선택신호(CSO)에 의해 8개의 컬럼선택신호가 동시에 인에이블되는 것이다.In other words, when the column selection signal CSO is enabled, eight column selection signals are simultaneously enabled by the enabled column selection signal CSO.

한편, 비트라인 풀업신호 생성은 어드레스 천이신호 및 라이트 인에이블신호의 합산신호와 상기 컬럼 디코더(102)에서 발생된 컬럼선택신호가 결합되어 생성된다.On the other hand, the bit line pull-up signal generation is generated by combining the sum signal of the address transition signal and the write enable signal and the column selection signal generated by the column decoder 102.

따라서, 선택된 8개의 컬럼에서만 비트라인이 풀업되고, 이퀄라이징되는 것이다.Therefore, the bit line is pulled up and equalized only in the selected eight columns.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 메모리 디바이스는 한 블럭마다 16개의 컬럼선택신호가 필요하므로 걸림 디코더의 수가 줄어들어 레이 아웃 면적을 크게 줄일 수 있는 효과가 있다.As described in detail above, since the memory device according to the present invention requires 16 column selection signals per block, the number of jam decoders can be reduced, thereby greatly reducing the layout area.

아울러, 비트라인 풀업신호 생성시 컬럼선택신호를 결합하므로써 8개의 컬럼에서만 비트라인이 풀업되어 로드를 줄일 수 있는 효과가 있다.In addition, by combining the column selection signal when generating the bit line pull-up signal, the bit line is pulled up only in eight columns, thereby reducing the load.

Claims (1)

외부에서 입력되는 어드레스신호를 디코딩하여 16개의 컬럼 선택신호를 발생시키는 컬럼 디코딩수단과, 입력되는 어드레스천이 검출신호 및 라이트 인에이블의 합산신호와 상기 컬럼 디코딩수단에서 발생된 8개의 컬럼선택신호를 낸드링한 신호에 의해 상기 메모리 셀에서의 비트라인을 풀업시키는 비트라인 풀업수단과, 상기 컬럼 디코딩수단에서 발생된 16개의 컬럼선택신호에 의해 인에이블된 후 상기 비트라인 풀업수단에 의해 풀업된 비트라인을 거쳐 데이타를 출력하는 컬럼 선택수단과, 상기 컬럼 선택수단으로부터 출력되는 데이타를 소정레벨로 증폭하여 출력하는 센스 증폭수단을 포함하여 구성되는 것을 특징으로 하는 메모리 디바이스.Column decoding means for decoding 16 externally input address signals to generate 16 column selection signals, a sum signal of the input address transition detection signal and write enable, and 8 column selection signals generated by the column decoding means Bit line pull-up means for pulling up a bit line in the memory cell by a ringed signal, and a bit line pulled up by the bit line pull-up means after being enabled by 16 column selection signals generated by the column decoding means. And a sense amplifying means for amplifying and outputting data output from the column selecting means to a predetermined level.
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