KR0179809B1

KR0179809B1 - Read speed improving device of a redundancy circuit

Info

Publication number: KR0179809B1
Application number: KR1019950068665A
Authority: KR
Inventors: 문태훈
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1999-04-15
Also published as: KR970051454A

Abstract

본 발명은 반도체 메모리에서 플래쉬 휴즈 셀(Flash Fuse Cell)을 어드레스 저장 셀로 사용하는 경우 어드레스 천이 검출펄스(ATD)에 의해 리드 패스(read path)와 리던던시 리드 패스(redundancy read path)간의 스피드 차이를 개선시킨 리던던시 회로의 리드 속도 개선장치에 관한 것으로, 종래에는 특정 리던던시 블럭의 선택시 비교 및 코딩해야하기 때문에 스피드의 손실이 발생하며, 특히 코아셀을 디스에이블 시키는 신호는 다단(多端)의 게이트를 거치기 때문에 이에따라 지연이 발생하게 되어 리드 속도의 저하가 발생되는 문제점이 있었으나, 본 발명에서는 보편적인 코딩에 의해 온/오프되는 출력과는 달리 온되는 경우에는 액티브 노아게이트에 의해 2~3nsec 정도의 리드 속도 향상과, 오프 되는 경우에는 어드레스 천이 검출펄스에 의해 그 즉시 출력을 해제시킴으로써 전체적으로 리드 속도의 개선을 가져오는 효과가 있게 된다.The present invention improves the speed difference between a read path and a redundancy read path by an address transition detection pulse (ATD) when a flash fuse cell is used as an address storage cell in a semiconductor memory. The present invention relates to a device for improving read speed of a redundancy circuit. In the related art, a loss of speed occurs due to comparison and coding of a specific redundancy block. In particular, a signal for disabling a core cell passes through a multi-stage gate. Therefore, there is a problem in that a delay occurs and a decrease in read speed is caused. However, in the present invention, in contrast to an output that is turned on and off by universal coding, a read speed of about 2 to 3 nsec is caused by an active noah gate. When the output is off, the output is immediately canceled by the address transition detection pulse. As a whole it is possible to obtain the improvement effect of the read rate.

Description

Lead Speed Improvement Device of Redundancy Circuit

제1도는 일반적인 리던던시 회로를 나타낸 도.1 is a diagram illustrating a general redundancy circuit.

제2도는 본 발명 어드레스 천이 검출펄스를 이용한 리던던시 회로의 리드 속도 개선장치를 나타낸 상세도.2 is a detailed diagram showing an apparatus for improving read speed of a redundancy circuit using the address transition detection pulse of the present invention.

제3도는 제2도 각 단의 입출력 파형도.3 is an input / output waveform diagram of each stage of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 일치판정부 110 : 리던던시 선택부100: consensus judgment 110: redundancy selection unit

120 : 코딩부 200,230 : 펄스 발생부120: coding unit 200,230: pulse generator

210 : 인버터 220 : 액티브 노아게이트210: inverter 220: active Noah gate

230 : 래치부230: latch portion

본 발명은 리던던시 회로에 관한 것으로, 특히 반도체 메모리에서 플래쉬 휴즈 셀(Flash Fuse Cell)을 어드레스 저장 셀로 사용하는 경우 어드레스 천이 검출펄스(ATD)에 의해 리드 패스(read path)와 리던던시 리드 패스(redundancy read path)간의 스피드 차이를 개선시킨 리던던시 회로의 리드 속도 개선장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundancy circuit. In particular, when a flash fuse cell is used as an address storage cell in a semiconductor memory, a read path and a redundancy read path are read by an address transition detection pulse (ATD). The present invention relates to an apparatus for improving read speed of a redundancy circuit that improves speed differences between paths).

일반적인 리던던시 회로는 제1도에 도시한 바와같이, 다수의 리던던시 어드레스를 테스트한 후 매핑(mapping)한 다음 외부 어드레스 데이타와 비교하여 일치판정함으로써 그 결과를 출력(MTCH1-1,...,MTCHN-1)하는 일치판정부(100)와, 상기 일치판정부(100)의 출력(MTCH1-1,...,MTCHN-1)을 입력받아 해당리던던시 블럭을 선택하는 리던던시 선택신호(RSEL0,RSEL1,...,RSELN)를 출력하는 리던던시 선택부(110)와, 상기 리던던시 선택부(110)에 의해 선택된 리던던시 어드레스를 코딩한 다음 코아 셀을 디스에이블시키는 코딩부(120)로 구성된다.As shown in FIG. 1, a general redundancy circuit tests a plurality of redundancy addresses, maps them, compares them with external address data, and determines a match and outputs the result (MTCH1-1, ..., MTCHN). -1) Redundancy select signals RSEL0 and RSEL1 for receiving the matched decision unit 100 and the outputs MTCH1-1, ..., MTCHN-1 of the matched decision unit 100 and selecting the corresponding redundancy block. A redundancy selector 110 for outputting RSELN and a coding unit 120 for coding a redundancy address selected by the redundancy selector 110 and then disabling core cells.

이와같이 구성된 일반적인 리던던시 회로를 상세히 설명한다.The general redundancy circuit configured in this way will be described in detail.

일치판정부(100)는 리던던시로 매칭될 불량섹터의 어드레스를 테스한 후에 이를 매핑하여 일치판정하게 되는데, 프로그램된 셀을 로직 '1', 소거된 셀을 로직 '0'으로 볼때, 입력단자(CG)에 전원전압(VDD) 레벨의 펄스를 인가하여 데이타를 읽어낸 다음 이를 래치(110)에 저장한 다음, 입력단자(A)에 리던던시 매칭된 어드레스가 입력되면 이를 비교하여 고전위의 신호를 출력(MTCH1-1,...,MTCHN-1)하게 된다.The match determination unit 100 tests the addresses of the bad sectors to be matched with redundancy, and then maps them to match them. When the programmed cell is viewed as logic '1' and the erased cell as logic '0', the input terminal ( CG) is applied with a pulse of power supply voltage (VDD) level to read the data, and then stores the data in the latch 110. Then, when a redundancy matched address is input to the input terminal A, a high potential signal is compared. The outputs MTCH1-1, ..., MTCHN-1.

이와같이 일치판정부(100)에서 입력되는 전 리던던시 어드레스가 모두 매칭된 경우, 리던던시 선택부(110)에서는 상기 일치판정부(100)의 출력 결과에 따라 출력(RSEL0~N)중 하나를 선택하여 코딩부(120)에 인가하게 되며, 상기 코딩부(120)는 이에따라 특정 리던던시 블럭을 코딩하게 된다.When all of the redundancy addresses input from the match determination unit 100 are matched as described above, the redundancy selector 110 selects and codes one of the outputs RSEL0 to N according to the output result of the match determination unit 100. The coding unit 120 encodes a specific redundancy block accordingly.

이렇게 코딩부(120)에서 리던던시가 선택되어 코딩되면 출력(RR_ON)에 의해 코아 셀을 디스에이블시키게 된다.When the redundancy is selected and coded in the coding unit 120, the core cell is disabled by the output RR_ON.

그런데, 이와같은 경우에 특정 리던던시 블럭의 선택시 비교 및 코딩해야 하기 때문에 스피드의 손실이 발생하며, 특히 코아 셀을 디스에이블 시키는 신호는 다단(多端)의 게이트를 거치기 때문에 이에따라 지연이 발생하게 되어 리드 속도의 저하가 발생되는 문제점이 있었다.However, in such a case, a loss of speed occurs because a comparison and coding must be performed when selecting a specific redundancy block, and in particular, a signal for disabling the core cell passes through multiple gates, thereby causing a delay. There was a problem that a decrease in speed occurs.

따라서, 본 발명은 이러한 문제점을 감안하여 어드레스 천이 검출펄스의 상승에지에서 코아 셀을 리세트시킴으로써 리던던시의 리드 속도를 증가시키는데 목적이 있는 것으로, 이러한 목적을 갖는 본 발명을 상세히 설명한다.Accordingly, the present invention aims at increasing the read speed of redundancy by resetting the core cell at the rising edge of the address transition detection pulse in view of such a problem, and the present invention having this purpose will be described in detail.

본 발명 리던던시 회로의 리드 속도 개선장치는 제2도에 도시한 바와같이, 제1도 리던던시 선택부(110)로부터 리던던시 선택신호(RSEL0~7)를 인가받아 그 상승에지에서 펄스를 발생하는 제1펄스 발생부(200)와, 상기 제1펄스발생부(200)의 출력을 반전하는 인버터(210)와, 상기 인버터(210)의 출력을 입력받아 노아조합하여 지연을 감소시키는 액티브 노아게이트(220)와, 어드레스 천이 검출펄스(ATD)를 인가받아 그 상승에지에서 펄스를 발생하는 제2펄스 발생부(230)와, 상기 액티브 노아게이트(220)의 출력을 래치시켜 출력(RR_ON)하여 코아 셀을 디스에이블시키며, 상기 제2펄스 발생부(230)에서 펄스가 인가되면 그 즉시 출력(RR_ON)을 해제하는 래치부(240)로 구성한다.As shown in FIG. 2, the apparatus for improving a read speed of the redundancy circuit according to the present invention receives the redundancy select signals RSEL0 to 7 from the redundancy selector 110 as shown in FIG. 2 and generates a pulse at the rising edge thereof. Pulse generator 200, the inverter 210 for inverting the output of the first pulse generator 200, and the active noah gate 220 to reduce the delay by receiving a combination of the output of the inverter 210, noah ), A second pulse generator 230 that receives an address transition detection pulse ADT and generates a pulse at its rising edge, and latches an output of the active noah gate 220 to output (RR_ON) the core cell. And a latch unit 240 which releases the output RR_ON immediately when a pulse is applied from the second pulse generator 230.

이와같이 구성한 본 발명을 제2도 및 제3도를 참조하여 상세히 설명한다.The present invention thus constructed will be described in detail with reference to FIGS. 2 and 3.

본 발명은 래치부(240)의 출력(RR_ON)을 만드는 경우와 이를 해제시키는 경우 2가지로 나누어 설명될 수 있다.The present invention can be described by dividing the case of making the output RR_ON of the latch unit 240 and the case of releasing it.

먼저, 출력(RR_ON)을 만드는 경우를 살펴보면, 제1도의 리던던시 선택부(110)로부터 인가되는 리던던시 선택신호(RSEL0~7)중 제3도(b)에 도시한 바와같은 신호가 제1펄스 발생부(200)로 인가되면, 상기 제1펄스 발생부(200)는 그 신호의 상승에지에서 제3도(c)에 도시한 바와같이 3~5nsec정도의 펄스를 발생하여 출력하게 된다.First, a case in which the output RR_ON is made will be described. Among the redundancy select signals RSEL0 to 7 applied from the redundancy selector 110 of FIG. 1, a signal as shown in FIG. 3B generates a first pulse. When applied to the unit 200, the first pulse generator 200 generates and outputs a pulse of about 3 to 5 nsec as shown in FIG. 3 (c) at the rising edge of the signal.

이 펄스를 인버터(210)에서 인가받아 이를 반전시킨 다음 펄스의 지연요소를 줄이기 위해 사용된 액티브 노아게이트(220)로 출력하면, 상기 액티브 노아게이트(220)는 이에따라 노아조합하여 그 결과를 래치부(240)의 낸드게이트(241)의 일측단자에 입력시킨다.When the pulse is applied by the inverter 210 and inverted, and then output to the active noah gate 220 used to reduce the delay element of the pulse, the active noah gate 220 is noah-combined accordingly to latch the result. Input to one terminal of the NAND gate 241 of (240).

이에따라 상기 래치부(240)는 이 신호를 래치시켜 그의 출력(RR_ON)을 제3도(f)와 같이 하이로 만들게 되어 2~3nsec정도 빠르게 코아 셀을 디스에이블시킬 수 있게 된다.Accordingly, the latch unit 240 latches this signal to make the output RR_ON high as shown in FIG. 3 (f), so that the core cell can be quickly disabled about 2 to 3 nsec.

반면에, 출력(RR_ON)을 해제시키는 경우를 살펴보면, 제2펄스 발생부(230)에서 리드시 제3도(a)에 도시한 바와같이 어드레스 토글에 의해 (d)에 도시한 바와같이 발생되는 어드레스 천이검출펄스를 인가받아 그 상승에지에서 제3도(e)에 도시한 펄스를 발생하여 래치부(240)로 출력하게 되고, 이에따라 상기 래치부(240)는 그 즉시 출력(RR_ON)을 제3도(f)와같이 로우로 해제시키게 된다.On the other hand, in the case of releasing the output RR_ON, the second pulse generator 230 is generated as shown in (d) by the address toggle as shown in FIG. The address transition detection pulse is applied to generate the pulse shown in FIG. 3 (e) at the rising edge and output to the latch unit 240. Accordingly, the latch unit 240 immediately outputs the output RR_ON. It will be released as low as 3 degrees (f).

또한, 제4도는 제1도에 의한 출력(RR_ON)의 지연시간을 본 발명에 의한 출력(RR_ON)과 비교한 것으로, 본 발명에 비해 5~10nsec정도의 리드 속도 지연이 발생함을 보인 것이다.In addition, FIG. 4 compares the delay time of the output RR_ON according to FIG. 1 with the output RR_ON according to the present invention, and shows that a read speed delay of about 5 to 10 nsec occurs compared to the present invention.

그러므로 본 발명은 보편적인 코딩에 의해 온/오프되는 출력과는 달리 온되는 경우에는 액티브 노아게이트에 의해 2~3nsec 정도의 리드 속도 향상과, 오프 되는 경우에는 어드레스 천이 검출펄스에 의해 그 즉시 출력을 해제시킴으로써 전체적으로 리드 속도의 개선을 가져오는 효과가 있게 된다.Therefore, unlike the output that is turned on / off by the general coding, the present invention improves the read speed by about 2 to 3 nsec by the active Noah gate when turned on, and immediately outputs it by the address transition detection pulse when turned off. By releasing it, there is an effect of improving the read speed as a whole.

Claims

After testing a plurality of redundancy addresses, mapping them and comparing them with external address data to determine a match and output a result, and a redundancy select signal for selecting a corresponding redundancy block by receiving the output of the match. A redundancy circuit comprising a redundancy selector for outputting, comprising: a first pulse generator for receiving a redundancy select signal of the redundancy selector and generating a pulse at a rising edge thereof; an inverter for inverting the output of the first pulse generator; An active noah gate that receives the output of the inverter and combines the noah to reduce the delay, a second pulse generator that receives an address transition detection pulse and generates a pulse at its rising edge, and latches the output of the active noah gate Thereby disabling the core cell and allowing the second pulse generator to And a latch unit for releasing the output immediately when a pulse is applied.