KR0176129B1 - Address generating method for zigzag scanning - Google Patents
Address generating method for zigzag scanning Download PDFInfo
- Publication number
- KR0176129B1 KR0176129B1 KR1019920019349A KR920019349A KR0176129B1 KR 0176129 B1 KR0176129 B1 KR 0176129B1 KR 1019920019349 A KR1019920019349 A KR 1019920019349A KR 920019349 A KR920019349 A KR 920019349A KR 0176129 B1 KR0176129 B1 KR 0176129B1
- Authority
- KR
- South Korea
- Prior art keywords
- address
- zigzag scanning
- increase
- decrease
- zigzag
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/38—Transmitter circuitry for the transmission of television signals according to analogue transmission standards
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
영상처리 시스템에 있어서 영상데이타의 압축 부호화시 지그재그 스캐닝 주소를 발생하는 회로에 관한 것이다.A circuit for generating a zigzag scanning address in compression coding of image data in an image processing system.
이전 주소를 디코딩하여 지그재그 스캐닝 주소변화 유형을 결정하고 상기 결정된 주소변화 유형을 논리조합하여 주소의 증/감 정도를 선택하여 그 증/감 정도에 따라 상기 이전 주소를 증/감하여 새로운 주소를 발생함으로써 버퍼메모리에 저장된 DCT 변환계수를 지그재그 스캐닝한다.Decoding the previous address to determine the zigzag scanning address change type, and logically combine the determined address change type to select the increase / decrease of the address and increase / decrease the previous address according to the increase / decrease to generate a new address Zigzag scan the DCT conversion coefficients stored in the buffer memory.
Description
제1도는 본 발명의 블럭도.1 is a block diagram of the present invention.
제2도는 지그재그 스캐닝 예시도.2 is a diagram illustrating a zigzag scanning.
제3도는 제1도 중 디코더의 구체 회로도.3 is a detailed circuit diagram of the decoder of FIG.
제4도는 제1도 중 선택부의 구체 회로도.4 is a detailed circuit diagram of a selection unit in FIG.
본 발명은 영상처리 시스템에 있어서 영상데이타의 압축 부호화 회로에 관한 것으로, 특히 지그재그 스캐닝 주소(zig zag scanning address) 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compression coding circuit for image data in an image processing system, and more particularly to a zig zag scanning address generating circuit.
일반적으로 영상데이타의 압축효율을 높이기 위해 영상데이타를 부호화할 때 DCT(discrete cosine transtorm) 변환계수는 양자화 후 버퍼메모리에 저장되며 상기 저장된 데이타에 대해서는 엔트로피 부호화를 실시하는데, 이를 위해서는 상기 DCT 변환계수를 수평 및 수직의 낮은 주파수 부터 높은 주파수 순으로 읽어야 한다. 그러므로 상기 저장된 DCT 변환계수를 지그재그로 버퍼메모리로 부터 읽어내야 한다. 이때 상기 버퍼메모리의 위치를 지정해주기 위한 지그재그 스캐닝 주소가 필요하게 된다.In general, when encoding image data in order to improve compression efficiency of the image data, a DCT (discrete cosine transtorm) transform coefficient is stored in a buffer memory after quantization and entropy encoding is performed on the stored data. The readings should be made in the order of the low and high frequency, horizontal and vertical. Therefore, the stored DCT conversion coefficient must be read from the buffer memory in a zigzag. At this time, a zigzag scanning address is required to designate the location of the buffer memory.
그런데 종래의 경우에는 상기 지그재그 스캐닝 주소를 롬에 저장한 후 이것을 읽어내어 메모리 주소로 사용하였으므로 상기 롬으로 부터 주소를 읽어내는데 소요되는 시간으로 인한 속도 문제 및 회로 구성상 많은 게이트수를 필요로 하게 된다는 문제가 있었다.However, in the conventional case, since the zigzag scanning address is stored in a ROM and read out as a memory address, a large number of gates is required due to a speed problem due to the time required to read an address from the ROM and a circuit configuration. There was a problem.
따라서 본 발명의 목적은 신속하게 주소를 발생할 수 있는 지그재그 스캐닝 주소 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a zigzag scanning address generating circuit which can generate an address quickly.
본 발명의 다른 목적은 회로 구성을 단순화한 지그재그 스캐닝 주소 발생회로를 제공함에 있다.Another object of the present invention is to provide a zigzag scanning address generating circuit which simplifies the circuit configuration.
상기한 목적을 달성하기 위한 본 발명은 지그재그 스캐닝 주소 변환의 규칙성을 이용하여, 이전 주소를 디코딩하여 지그재그 스캐닝 주소변화 유형을 결정하고 상기 결정된 주소변화 유형을 논리조합하여 주소의 증/감 정도를 선택하여 그 증/감 정도에 따라 상기 이전 주소를 증/감하여 새로운 주소를 발생함으로써 버퍼메모리에 저장된 DCT 변환계수를 지그재그 스캐닝한다.In order to achieve the above object, the present invention uses a regularity of zigzag scanning address translation to decode a previous address to determine a zigzag scanning address change type, and logically combines the determined address change type to increase or decrease an address. Select and increase / decrease the previous address according to the increase / decrease degree to generate a new address, thereby zigzag scanning the DCT conversion coefficient stored in the buffer memory.
이하 본 발명을 첨부한 도면을 참조하여 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제1도는 본 발명의 블럭도로서, DCT 변환계수를 저장하는 버퍼메모리(40)와, 이전 주소를 디코딩하여 지그재그 스캐닝 주소변화 유형(S1,S2,S3,S4)을 결정하는 디코더(10)와, 상기 결정된 주소변화 유형(S1,S2,S3,S4)을 논리조합하여 주소의 증/감 정도(B0,B1,B2,B3,B4,B5)를 선택주소의 증/감 정도(B0,B1,B2,B3,B4,B5)를 선택하는 선택부(20)와, 상기 주소 증/감 정도(B0,B1,B2,B3,B4,B5)에 따라 상기 이전 주소를 증/감하여 상기 메모리에 새로운 주소를 발생하는 가산부(30)로 구성된다.1 is a block diagram of the present invention, a buffer memory 40 for storing a DCT conversion coefficient, a decoder 10 for deciding a zigzag scanning address change type (S1, S2, S3, S4) by decoding a previous address; By combining the determined address change types (S1, S2, S3, S4), the increase / decrease of the address (B0, B1, B2, B3, B4, B5) is selected. Selector 20 for selecting B2, B3, B4, and B5, and increase / decrease the previous address according to the address increase / decrease (B0, B1, B2, B3, B4, B5) to the memory. The adder 30 generates a new address.
제2도는 지그재그 스캐닝 예시도로서, 편의상 지그재그 스캔시의 주소 증가 혹은 감소를 구분하기 위해 사용한 부호 S1, S2, S3, S4는 제1도의 디코더(10)에서 발생되는 지그재그 스캐닝 주소변화 유형과 동일한 부호를 사용한다.2 is a diagram illustrating an example of zigzag scanning. For convenience, codes S1, S2, S3, and S4 used to distinguish an address increase or decrease during a zigzag scan are the same as the zigzag scanning address change type generated by the decoder 10 of FIG. Use
제3도는 제1도 중 디코더(10)의 구체 회로도로서, 다수의 앤드게이트(G1∼G12)와 낸드게이트(G13,G14)와 오아게이트(G15∼G20)와 노아게이트(G21∼G23) 및 인버터(INV1,INV2)로 구성된다.FIG. 3 is a detailed circuit diagram of the decoder 10 of FIG. 1, and includes a plurality of AND gates G1 to G12, NAND gates G13 and G14, OA gates G15 to G20, and Noa gates G21 to G23. It consists of inverters INV1 and INV2.
제4도는 제1도 중 선택부(20)의 구체 회로도로서, 두 오아게이트(G32,G33)로 구성된다.4 is a detailed circuit diagram of the selector 20 in FIG. 1 and includes two oragates G32 and G33.
상기한 구성에 의거 본 발명의 일실시예를 상세히 설명한다.Based on the above configuration, an embodiment of the present invention will be described in detail.
제2도에 도시한 바와 같은 지그재그 스캔시에는 주소가 8이 증가하는 경우(S1), 7이 증가하는 경우(S3), 1이 증가하는 경우(S2), 7이 감소하는 경우(S4)의 네 가지 경우가 있다.In the zigzag scan as shown in FIG. 2, when the address increases by 8 (S1), when 7 increases (S3), when 1 increases (S2), and when 7 decreases (S4). There are four cases.
상기 각각의 경우는 후술하는 가산부(30)에서 보내온 주소[IN(5:0)]에 의해 디코더(10)에서 선택된다. 즉 상기 디코더(10)에서는 지그재그 스캐닝 주소변화의 네 가지 경우(S1,S2,S3,S4) 중 하나를 이전 주소를 이용하여 선택한다. 이때 만약 선택된 신호가 하이 상태라면 나머지 신호는 로우 상태이다.In each of the above cases, the decoder 10 selects the address IN (5: 0) sent from the adder 30 to be described later. That is, the decoder 10 selects one of four cases (S1, S2, S3, S4) of the zigzag scanning address change using the previous address. If the selected signal is high, the remaining signals are low.
상기 지그재그 스캐닝 주소변화의 네 가지 경우(S1,S2,S3,S4)는 선택부(20)로 입력되어 제4도에 도시한 바와 같이 논리조합된 결과 주소의 증/감 정도(B0,B1,B2,B3,B4,B5)를 선택한다.The four cases of the zigzag scanning address change (S1, S2, S3, S4) are inputted to the selector 20 and the increase / decrease of the result address B0, B1, logically combined as shown in FIG. B2, B3, B4, B5).
상기 주소의 증/감 정도(B0,B1,B2,B3,B4,B5)는 다음의 네가지 경우 중 어느 하나의 상태를 취한다.The increase / decrease degree of the address B0, B1, B2, B3, B4, B5 takes one of the following four cases.
단 B0는 최하위 비트이고, B5는 최상위 비트이다.However, B0 is the least significant bit and B5 is the most significant bit.
이에 가산부(30)에서는 바로 이전의 주소보다 상기 주소 증/감 정도(B0,B1,B2,B3,B4,B5) 만큼 증가 혹은 감소된 새로운 주소를 발생하여 버퍼메모리(40)에 제공함으로써 해당 DCT 변환계수를 스캐닝할 수 있도록 한다.In addition, the adder 30 generates a new address that is increased or decreased by the address increase / decrease (B0, B1, B2, B3, B4, B5) than the previous address, and provides the buffer address to the buffer memory 40 by generating the new address. Allows scanning of DCT conversion coefficients.
상술한 바와 같은 본 발명은 신속하게 지그재그 스캐닝 주소를 발생할 수 있고, 지그재그 스캐닝 주소 발생회로의 구성을 단순화 하는 이점이 있다.The present invention as described above can generate a zigzag scanning address quickly, and there is an advantage of simplifying the configuration of the zigzag scanning address generating circuit.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019349A KR0176129B1 (en) | 1992-10-21 | 1992-10-21 | Address generating method for zigzag scanning |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019349A KR0176129B1 (en) | 1992-10-21 | 1992-10-21 | Address generating method for zigzag scanning |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010790A KR940010790A (en) | 1994-05-26 |
| KR0176129B1 true KR0176129B1 (en) | 1999-05-01 |
Family
ID=19341499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920019349A KR0176129B1 (en) | 1992-10-21 | 1992-10-21 | Address generating method for zigzag scanning |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0176129B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016116952A1 (en) | 2015-12-10 | 2017-06-14 | Hyundai Motor Company | Hydraulic pressure supply system for an automatic transmission |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100984707B1 (en) * | 2008-10-23 | 2010-10-01 | 한국과학기술원 | Address generation method, address generation slave device, master slave system and multi master slave system |
-
1992
- 1992-10-21 KR KR1019920019349A patent/KR0176129B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016116952A1 (en) | 2015-12-10 | 2017-06-14 | Hyundai Motor Company | Hydraulic pressure supply system for an automatic transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010790A (en) | 1994-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6351570B1 (en) | Image coding and decoding apparatus, method of image coding and decoding, and recording medium for recording program for image coding and decoding | |
| US6993202B2 (en) | Decoding apparatus, method, and storage medium for inputting and decoding variable-length coded data | |
| US7236649B2 (en) | Method and apparatus for compressing data and decompressing compressed data | |
| US6031940A (en) | System and method for efficiently encoding video frame sequences | |
| US6243416B1 (en) | Image coding and decoding methods, image coder, and image decoder | |
| RU2154350C2 (en) | Method and system of coding, method and system for decoding | |
| EP0831660A2 (en) | Video coder with prediction of the transform coefficients | |
| EP1730964A2 (en) | Video coding system providing separate coding chains for dynamically selected small-size or full-size playback | |
| US7218788B2 (en) | Image coder/decoder, image coding/decoding method, and storage medium | |
| JP3235555B2 (en) | Signal decoding apparatus, signal decoding method, and recording medium recording program for causing computer to perform signal decoding processing | |
| EP0808069B1 (en) | A Quantizer for video signal encoding system | |
| KR0176129B1 (en) | Address generating method for zigzag scanning | |
| EP1461772B1 (en) | Method and apparatus for compressing data and decompressing compressed data | |
| EP1684529A2 (en) | Video coder providing implicit coefficient prediction and scan adaption for image coding and intra coding of video | |
| US5617094A (en) | Inverse quantizer | |
| JP3213012B2 (en) | Image data encoding and decoding method | |
| JP3394619B2 (en) | Image compression system | |
| JP2512195B2 (en) | Encoding device and decoding device | |
| US5736945A (en) | Circuit for zero-run developing RUN/LEVEL sets and method for zero-run developing the same | |
| KR0180163B1 (en) | An inverse scanner in an image decoder | |
| JPH0856358A (en) | Image data encoding device | |
| JPH08214310A (en) | Method and device for encoding image data | |
| JP2002027472A (en) | Image encoding device and method therefor, image decoding device and method therefor | |
| JP2934425B1 (en) | Image data compression device and image data decompression device | |
| JP3015001B2 (en) | Huffman decoding device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071030 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |