KR0176105B1 - 기억소자를 갖는 정합필터의 초기동기확립회로 - Google Patents

Abstract

본 발명은 CDMA 이동통신의 수신부에서 기억소자를 갖는 정합필터의 초기동기확립회로에 관한 것이다.

종래기술은 초기동기시간이 많이 소요되고, 그에따른 하드웨어의 양이 많이 필요했던 문제점이 있었다.

이를 해결하기 위해 본 발명은 수신된 의사잡음(PN) 시퀸스의 한 주기(L)를 임의의 부분적인 상관 구간(n)으로 나눈(L/n) 길이의 제1 PN 시퀸스와 제1 PN 시퀸스의 길이와 동일하게 CDMA 이동통신의 수신부에서 발생된 제2 PN 시퀸스를 PN 시퀸스의 한 주기(L)가 될 때까지 논리연산하는 정합필터와, 정합필터에서 논리연산된 각 결과의 값이 프로세서의 제어에 의해 L/n시간마다 일시 기억되는 제1 기억수단과, 제1기억수단에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하기 위한 프로그램이 기억된 제2 기억수단과, 제1 기억수단에 기억된 각 결과값의 총 합값을 구하고, 그 총 합값을 상기 제2 기억수단에 기억된 임계값과 비교에 따라 초기동기를 확립하는 프로세서로 구성된 것이다.

Description

기억소자를 갖는 정합필터의 초기동기확립회로

제1도는 종래기술의 상관기를 이용한 초기동기확립회로의 블럭 구성도.

제2도는 종래기술의 정합필터를 이용한 초기동기확립회로의 블럭 구성도.

제3도는 본 발명에 따른 초기동기확립회로의 블럭 구성도.

* 도면의 주요부분에 대한 부호의 설명

18, 25a : 상관기 2 : 국부 PN 시퀸스 발생회로

3 : 누적기 4, 10 : 비교기

5, 11 : 클럭 이동회로 6, 21 : 입력데이타용 쉬프트 레지스터

7, 22 : 수신용 쉬프트 레지스터 9 : 가산기

20 : 정합필터 25 : 논리연산부

25b : 인버터 30 : 데이타 버스

40 : 프로세서 50 : 램(RAM)

60 : 롬(ROM)

본 발명은 기억소자를 갖는 정합필터의 초기동기확립회로에 관한 것으로서, 특히 직접 시퀸스 확산 스펙트럼 통신을 이용한 CDMA 이동통신에서 초기동기확립을 위한 회로에 관한 것이다.

종래기술에서, CDMA 이동통신 단말기의 수신부나 기지국의 수신부는 긴 길이의 PN 시퀸스를 수신하는 경우 초기동기를 빠르게 하기 위해 정합필터가 사용되면 필요한 하드웨어 양이 많아지게 되므로 정합필터는 사용할 수가 없다.

따라서, 이러한 경우에는 상관기(Correlator)를 사용하여 그 상관된 결과를 누적하고, 그 누적된 값을 임계치와 비교하는 방식으로 초기동기를 확립하였다.

따라서 상술한 상관기를 이용하여 초기동기확립을 하기 위한 종래의 기술의 일 예를 제1a도 및 제1b도를 참조하여 설명하면 다음과 같다.

상관기(1)는 수신된 PN 시퀸스(데이타)의 값와 수신부의 국부PN 시퀸스발생회로(2)로 부터 제공되는 PN 시퀸스의 값을 곱한다.

이때, 상관기(1)는 두개의 PN 시퀸스의 값이 같으면 '1'을 발생하고, 다르면 '0'을 발생한다.

그러면, 누적기(3)는 상기 상관(1)에서 발생되는 값을 N번 더하고, 그에 따라 비교기(4)는 그 누적된 값과 비교기에서 설정해 놓은 임계치(Vth)를 비교한다.

이때 상기 비교기(4)는 상기 국부 PN 시퀸스 발생회로(2)의 값을 PN 시퀸스 율에 해당하는 또는 클럭(CK) 이동회로(5)에서 발생되는 그 이상의 클럭 속도에 따라 매번 값을 비교한다.

이 비교에 의해 그 누적된 값이 상기 임계치 보다 크면 초기동기가 확립하였다는 신호를 통지한다.

이와같이 송신부에서 PN 시퀸스로 확신시킨 정보를 똑같은 순서를 갖는 수신부의 PN 시퀸스로 곱하여 역확산시킴으로써 확산된 정보를 원래의 정보로 복원하였다.

그러나 누적기(3)에서 발생된 결과값이 상기 임계치(Vth)보다 작으면 동기가 맞지 않았으므로, 즉 순서가 같지 않으므로 수신부의 PN 시퀸스를 클럭 이동회로(5)에 의해 좌 또는 우로 이동시켜 순서가 맞도록 조정한다.

이때 PN 시퀸스의 총 길이 즉, 비트의 수가 L 이면, 한 비트씩 이동하여 N 번 누적하고 비교해야 되기 때문에 최악의 경우 L*N 번의 연산을 하는데 걸리는 시간이 많이 소요된다.

이와같이 부분적인 상관에 해당하는 PN 시퀸스의 길이만큼 논리곱 동작을 해야 하므로, 당연히 초기동기시간이 정합필터를 이용한 방법보다 시간이 많이 소요되는 문제점이 있다.

그 이유는, 종래기술에서의 초기동기시간이 초기 n개의 PN 칩이 정합필터에 입력되는 시간 nt, 그리고 틀린 코드 PN 칩 만큼 이동시키는 시간(L-1)t이 되므로 최악의 경우 총 소요 시간이 nt + (L-1)t가 되기 때문이다.

물론, 짧은 길이의 PN 시퀸스가 수신될 경우 하드웨어의 양이 많이 요구되지 않으므로 정합필터를 사용하면 짧은 시간에도 초기동기를 확립할 수는 있다.

그럼에도 불구하고, 상기 수신부들이 상관기를 사용하지 않고 정합필터(matched filter)만을 사용하면 다음과 같은 문제점이 있다.

이 문제점에 대해 설명하기 위해 초기동기를 확립하기 위한 종래기술의 다른 예를 제2도를 참조하여 설명하면 다음과 같다.

입력데이타용 쉬프트 레지스터(6)에 수신된 PN 시퀸스와 수신용 PN 시퀸스 쉬프트 레지스터(7)에서 발생된 PN 시퀸스를 다수개의 상관기(8)를 통해 곱한다.

그 곱한값을 가신기(9)에 의해서 더한다.

이렇게 더해진 값을 비교기(10)에서 설정한 임계치(Vth)와 비교하는 원리는 같다.

그리고 클럭 이동회로(11)는 PN 시퀸스가 발생되는 순서를 조정해주기 위해서 클럭을 조정한다.

이와같은 경우는 연산작용을 동시에 해낼 수 있기 때문에, 속도가 빠른 장점이 있다.

그러나 하드웨어의 양이 상관기(8)의 갯수도 상술한 상관기를 이용한 초기동기확립기술의 경우보다 L 배, 그리고 가산기(9)도 상기 L의 갯수에 비례하므로 하드웨어의 양이 많아지는 문제점이 있다.

따라서 본 발명은 상기 문제점들을 보완하기 위해 CDMA 이동통신에서 초기동기 시간을 단축하고, 그에 따른 하드웨어 양을 줄이는 기억소자를 갖는 정합필터의 초기동기확립회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 기술적인 특징은, 직접 시퀸스 확산 스펙트럼 통신을 이용한 CDMA 이동통신에서 초기동기를 확립하기 위한 회로에 있어서, 수신딘 의사잡음(PN) 시퀸스의 한 주기(L)을 임의의 부분적인 상관 구간(n)으로 나눈(L/n)길이의 제1 PN 시퀸스와 상기 제1 PN 시퀸스의 길이와 동일하게 상기 CDMA 이동통신의 수신부에서 발생되는 제2 PN 시퀸스를 상기 PN 시퀸스의 한 주기(L)이 될 때까지 논리연산하는 정합필터와, 이 정합필터에서 논리연산된 각 결과의 값이 프로세서의 제어에 의해 L/n 시간마다 일시 기억되는 제1 기억수단과, 상기 제1 기억수단에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하기 위한 프로그램이 기억된 제2 기억수단과, 상기 제1 기억수단에 기억된 각 결과값의 총 합값을 구하고, 그 총 합값을 상기 제2 기억수단에 기억된 임계값과의 비교에 따라 초기동기를 확립하는 프로세서로 구성된 특징이 있다.

그리고 정합필터는 상기 제1 PN 시퀸스를 입력 받는 입력데이타용 쉬프트 레지스터와, 이 입력데이타용 쉬프트 레지스터에 입력된 제1 PN 시퀸스의 순서와 맞추기 위해 상기 수신부에서 조정되는 클럭에 따라 발생된 제2 PN 시퀸스가 입력되는 입력데이타용 쉬프트 레지스터와, 이 입력데이타용 쉬프트 레지스터에 입력된 제1 PN 시퀸스와 수신용 쉬프트 레지스터에서 발생된 제2 PN 시퀸스가 동일한지를 판단하기 위해 배타적 논리합과 논리반전을 하는 논리연산부로 구성된다.

이와같은 구성에 따라 논리연산부는 제1 PN 시퀸스와 제2 PN 시퀸스가 동일한지를 판단한다.

그리고, 상기 정합필터의 길이는 PN 시퀸스 총 길이(L)를 부분적인 상관구간(n)으로 나눈 L/n 길이만큼 짧게하여 수신된 제1 PN 시퀸스와 수신부에서 설정된 제2 PN 시퀸스의 순서를 짧은 시간에 맞출 수가 있다.

또한, 이 제1 PN 시퀸스와 제2 PN 시퀸스를 L/n 시간마다 수신된 PN 시퀸스의 한 주기(L)에 상응하게 논리연산부는 연산을 한다.

이 연산한 결과의 값을 프로세서는 읽어와서 램(RAM)에 기억시키고, 롬(ROM)에 기억된 소정의 임계값과 그 램에 기억된 값의 총합을 비교한다.

이와같이, 본 발명은 정합필터의 길이를 L/n 만큼 짧게 함으로써 초기동기시간을 단축할 수가 있다.

그리고 본 발명은 프로세서가 정합필터에서 논리연산된 결과의 값을 기억소자에 기억시킨후, 그 기억된 결과 값의 총 합을 구하고, 구해진 총 합과 임계값을 비교함으로써 종래의 가산기와 비교기가 별도로 필요하지 않게 된다.

아울러, 기억소자도 CDMA 이동통신의 수신부에서 이미 존재하는 소자를 사용하므로 하드웨어의 양도 줄일 수가 있는 것이다.

이와같은 본 발명은 CDMA 이동통신 단말기나 기지국의 CDMA 신호처리부에서 초기동기를 확립하는 회로에는 모두 적용가능한 것이다.

이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

제3도는 본 발명의 기억소자를 이용한 단축형 정합필터에 의한 직접 시퀸스 확산 스펙트럼의 초기동기확립회로의 구성을 나타낸 것이다.

그 구성은, 수신된 의사잡음(PN) 시퀸스의 한 주기(L)을 임의의 부분적인 상관 구간(n)으로 나눈(L/n) 길이의 제1 PN 시퀸스와 상기 제1 PN 시퀸스의 길이와 동일하게 상기 CDMA 이동통신의 수신부에서 발생되는 제2 PN 시퀸스를 상기 PN 시퀸스의 한 주기(L)가 될 때까지 논리연산하는 정합필터(20)와, 상기 정합필터(20)에서 논리연산된 각 결과의 값이 프로세서(40)의 제어에 의해 L/n 시간마다 일시 기억되는 램(RAM, 50)과, 상기 램(50)에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하는 프로그램이 기억된 롬(ROM, 50)과, 상기 롬(50)에 기억된 각 결과값의 총 합값을 구하고, 그 총 합값을 상기 롬(60)에 기억된 임계값을 비교에 따라 초기동기를 확립하는 프로세서(40)로 구성되어 있다.

여기에서, 정합필터(20)는 상기 제1 PN 시퀸스를 입력 받는 입력데이타용 쉬프트 레지스터(21)와, 상기 입력데이타용 쉬프트 레지스터(21)에 입력된 제1 PN 시퀸스의 순서와 맞추기 위해 상기 CDMA 이동통신의 수신부에서 조정되는 클럭에 따라 발생된 제2 PN 시퀸스가 입력 되는 입력데이타용 쉬프트 레지스터(22)와, 상기 입력 데이타용 쉬프트 레지스터(21)에 입력된 제1 PN 시퀸스와 상기 수신용 쉬프트 레지스터(22)에서 발생된 제2 PN 시퀸스가 동일한지를 판단하기 위해 논리연산하는 논리연산부(25)로 구성되어 있다.

상기 논리연산부(25)는 제1 PN 시퀸스와 제2 PN 시퀸스를 배타적 논리합하는 배타적 논리합 게이트로 이루어진 다수개의 상관기(25a)와, 상기 다수개의 상관기(25a)에 이해 각각 배타적 논리합된 결과를 논리반전시키는 인버터(25b)로 구성되는 제1 PN 시퀸스와 제2 PN 시퀸스가 동일한지를 판단한다.

이와같이 구성된 본 발명의 작용 및 효과를 설명하겠다.

본 발명은 CDMA 이동통신의 수신부에서 초기동기시간을 확립하기 위한 것이다.

이때, 수신된 PN 시퀸스는 0과 1의 무작위 시퀸스로서, 긴 한 주기(L)를 가지고 반복적으로 전송한다.

이러한 한 주기 L 속의 0과 1의 조합은 특정 PN 시퀸스를 만들어내는 회로에 의해 결정된다.

상기 수신된 PN 시퀸스는 입력데이타용 쉬프트 레지스터(21)에 입력된다.

이때, 상기 PN 시퀸스의 한 주기(L)가 만약 100 비트라면, 입력데이타용 쉬프트 레지스터(21)에는 상기 100비트중 설계상에서 결정된 부분적인 상관구간(n ; 임의의 가변기능)을 10으로 설정하였을 경우, L/n=100/10 만큼의 길이에 해당하는 제1 PN 시퀸스가 입력된다.

아울러, 수신용 쉬프트 레지스터(22)도 역시 상기 입력데이타용 쉬프트 레지스터(21)에 입력되는 제1 PN 시퀸스의 길이(비트수)와 동일하게 순서를 맞추기 위해 제2 PN 시퀸스가 입력된다.

여기서의 상기 제2 PN 시퀸스는 수신된 상기 제1 PN 시퀸스에 맞게 미리 설정되었지만 상술한 바와같이 순서가 서로 어긋나서 초기동기를 확립할 수는 없다.

따라서, 이러한 순서를 맞추기 위해서는 수신부의 클럭을 조정하여 상기 제2 PN 시퀸스를 좌 또는 우로 이동시켜야 한다.

한편, 상기와 같이 상기 입력데이타용 쉬프트 레지스터(21)는 L/n 만큼 나누어 입력받되, 이는 PN 시퀸스의 한 주기(L=100)에 해당하는 시간이 될 때까지 L/n 만큼 나누어 받아들인다.

이에따라, 만약 상기 입력데이타용 쉬프트 레지스터(21)에 입력된 제1 PN 시퀸스가 0001101011이고, 수신용 쉬프트 레지스터(22)에 입력된 제2 PN 시퀸스가 110001101011... 이라면, 상기 제2 PN 시퀸스의 처음부터 두개의 비트가 일치하지 않는다.

그러면, 수신부의 클럭 조정에 의해 좌로 2번 이동시키면 제1 PN 시퀸스와 제2 PN 시퀸스와 순서가 맞는다.

이렇게 순서가 맞았을 경우 다수개의 상관기(25a)의 배타적 논리합과 인버터(25b)의 반전에 의해 같으면 1, 다르면 0이 되므로 그 논리연산된 값은 '10이 된다.

이 논리연산된 값 10은 데이타 버스(30)를 통해 램(50)에 기억된다.

마찬가지로, 이와같은 동작을 상기 PN 시퀸스와 한 주기(또는 길이)(L=100)에 상응하게 L/n 만큼 나누어 반복수행한다.

이에 상응하게 L/n 시간 마다 상기 램(50)에 기억된 값들의 총 합은 프로세서(40)에 의해서 구해진다.

또한, 프로세서(40)은 이 구해진 총 합값과 롬(60)에 저장된 임계값을 크거나 같은지 비교한다.

이 비교에 의해 프로세서(40)은 그 총 합값이 소정의 임계값보다 크거나 같으면 초기동기가 확립된 것으로 판단한다.

반면에, 프로세서(40)는 그 총 합값이 소정의 임계값보다 작으면 초기동기가 확립되지 않은 것으로 판단한다.

이때에는 초기동기가 확립될 때까지 상기 동작을 반복한다.

이상과 같이 본 발명은 PN 시퀸스의 길이(L)를 부분적인 상관 구간(n)만큼 나누어 초기동기를 확립하므로 종래기술에서 한번에 PN 시퀸스의 한 주기(L)에 맞게 초기동기를 맞추었을때 보다 초기 동기시간이 단축된다.

아울러, 본 발명은 각 시퀸스의 일치 결과 값을 기억소자를 이용하여 기억시킨 후, 그 기억된 총 합을 구하여, 구해진 합을 임계값과 비교하기 위해 기존의 프로세서를 이용함으로써 하드웨어의 양도 줄일 수가 있는 것이다.

Claims (7)

1. 직접 시퀸스 확산 스펙트럼 통신을 이용한 CDMA 이동통신에서 초기동기를 확립하기 위한 회로에 있어서, 수신된 의사잡음(PN) 시퀸스의 한 주기(L)을 임의의 부분적인 상관 구간(n)으로 나눈(L/n)길이의 제1 PN 시퀸스와 상기 제1 PN 시퀸스의 길이와 동일하게 상기 CDMA 이동통신의 수신부에서 발생된 제2 PN 시퀸스를 상기 PN 시퀸스의 한 주기(L)이 될 때까지 논리연산하는 정합필터와, 이 정합필터에서 논리연산된 각 결과의 값이 프로세서의 제어에 의해 L/n 시간마다 일시 기억되는 제1 기억수단과, 상기 제1 기억수단에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하기 위한 프로그램이 기억된 제2 기억수단과, 상기 제1 기억수단에 기억된 각 결과값의 총 합값을 구하고, 그 총 합값을 상기 제2 기억수단에 기억된 임계값과의 비교에 따라 초기동기를 확립하는 프로세서로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
2. 제1항에 있어서, 상기 정합필터는 상기 제1 PN 시퀸스를 입력 받는 입력데이타용 쉬프트 레지스터와, 상기 입력데이타용 쉬프트 레지스터에 입력된 제1 PN 시퀸스의 순서와 맞추기 위해 상기 수신부에서 조정되는 클럭에 따라 발생된 제2 PN 시퀸스가 입력 되는 입력데이타용 쉬프트 레지스터와, 상기 입력데이타용 쉬프트 레지스터에 입력된 제1 PN 시퀸스와 수신용 쉬프트 레지스터에서 발생된 제2 PN 시퀸스가 동일한지를 판단하기 위해 논리연산하는 논리연산부로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
3. 제2항에 있어서, 상기 논리연산부는 제1 PN 시퀸스가 상기 제2 PN 시퀸스를 배타적 논리합하는 상기 다수개의 상관기에 의해 각각 배타적 논리합된 결과를 논리반전시키는 인버터로 구성되어 상기 제1 PN 시퀸스와 상기 제2 PN 시퀸스가 동일한지를 판단하는 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
4. 제1항 또는 제3항에 있어서, 상기 다수개의 상관기는 제1 PN 시퀸스의 부분적인 상관구간(n)에 상응한 수인 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
5. 제1항에 있어서, 상기 제1 기억수단은 램(RAM)으로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
6. 제1항에 있어서, 상기 제 2 기억수단은 램(ROM)으로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
7. 제1항에 있어서, 상기 프로세서는 L/n 시간 마다 제2 PN 시퀸스를 발생하는 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.