KR0174850B1 - Pipo type RAM and how to implement it - Google Patents

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KR0174850B1 KR1019950041895A KR19950041895A KR0174850B1 KR 0174850 B1 KR0174850 B1 KR 0174850B1 KR 1019950041895 A KR1019950041895 A KR 1019950041895A KR 19950041895 A KR19950041895 A KR 19950041895A KR 0174850 B1 KR0174850 B1 KR 0174850B1
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Abstract

본 발명은 양쪽의 데이타 버스를 가지는 DP-램(Dual Port RAM)을 이용하여 한쪽 데이타 버스는 파이포 형식으로 데이타를 억세스 하도록 하고, 타측 데이타 버스는 램을 억세스하는 형식과 동일하게 억세스 하도록 하여, 어드레스를 출력하는 장치와 어드레스를 출력치 못하는 장치의 상호간 통신에 유용하게 적용되도록 구현한 파이포 형식의 램 및 그 구현 방법에 관한 것으로, 파이포의 특성으로 인해 시스템의 처리속도가 저하되는 문제점을 양 방향 포트 램과, 어드레스 카운터를 사용하여, 어드레스를 출력치 못하는 주변 디바이스 측에서도 어드레스를 출력하는 것과 유사한 효과를 얻을 수 있도록 하므로써 전체 시스템의 처리속도를 향상시키는 잇점이 있다.The present invention uses DP-RAM (Dual Port RAM) having both data buses to allow one data bus to access data in a PIPO format, and the other data bus to access the same data as RAM. The present invention relates to a Pipo type RAM and an implementation method thereof, which are implemented to be useful for communication between a device that outputs an address and a device that cannot output an address. By using a bidirectional port RAM and an address counter, a peripheral device that cannot output an address can have an effect similar to that of outputting an address, thereby improving the processing speed of the entire system.

Description

파이포 형식의 램 및 그 구현 방법Pipo type RAM and how to implement it

제1도는 종래 파이포를 이용한 시스템 구조도.1 is a system structural diagram using a conventional piepo.

제2도는 본 발명에 의해 구현된 파이포-램을 이용한 시스템 구조도.2 is a diagram of a system structure using a PIPO-RAM implemented by the present invention.

제3도는 본 발명 파이포-램의 내부 구성도.3 is an internal configuration diagram of the present invention Paipo-RAM.

제4도는 본 발명 어드레스 카운터의 세부 구성도.4 is a detailed block diagram of the address counter of the present invention.

제5도(a)는 본 발명에 의해 구현된 시스템의 리드 동작시 타이밍도.Figure 5 (a) is a timing diagram during the read operation of the system implemented by the present invention.

제5도(b)는 본 발명에 의해 구현된 시스템의 라이트 동작시 타이밍도이다.5 (b) is a timing diagram during write operation of the system implemented by the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 중앙처리장치 3 : 주변 디바이스1: central processing unit 3: peripheral device

10,10-1 : 파이포-램 11 : 어드레스 카운터10,10-1: PIPO-RAM 11: Address Counter

11-1 : 하위 어드레스 카운터 11-2 : 상위 어드레스 카운터11-1: Lower Address Counter 11-2: Upper Address Counter

본 발명은 파이포 형식의 램 및 그 구현 방법에 관한 것으로. 양쪽의 데이타 버스를 가지는 DP-램(Dual Port RAM)을 이용하여 한쪽 데이타 버스는 파이포 형식으로 데이타를 억세스 하도록 하고, 타측 데이타 버스는 램을 억세스하는 형식과 동일하게 억세스 하도록 하여, 어드레스를 출력하는 장치와 어드레스를 출력치 못하는 장치의 상호간 통신에 유용하게 적용되도록 구현한 파이포 형식의 램 및 그 구현 방법에 관한 것이다.The present invention relates to a RAM of the PIPO format and a method of implementing the same. The DP-RAM (Dual Port RAM) with both data buses allows one data bus to access data in a PIPO format, while the other data bus allows access in the same manner as RAM access. The present invention relates to a RAM of a pipo type implemented to be usefully applied to communication between a device that cannot output an address and a device that cannot output an address, and an implementation method thereof.

일반적으로 중앙처리장치(Central Processor Unit)와 같이 어드레스를 출력하는 디바이스와, 직렬통신컨트롤러(Serial Communication Controller)와 같이 어드레스를 출력하지 못하는 주변(peripheral) 디바이스간의 데이타를 송/수신하고자 하는 대부분의 통신 시스템에서는 파이포(First In First Out)를 이용하여 통신을 실행하고 있는 바, 그 구조를 간략하게 설명하면 제1도에 도시된 바와 같이, 중앙처리장치의 주변 디바이스(3)와 중앙처리장치(1) 사이에 송/수신(TX/RX)용 파이포(4,4-1)를 각각 연결하고, 상기 각 파이포(4,4-1)에 저장된 데이타를 중앙처리장치(1)에서 리드할 때 사용되는 램(2)과, 중앙처리장치(1) 대신 데이타를 리드하는 직접 메모리 억세스 컨트롤러(5)를 연결하여 구성하였다.In general, most communications that want to send / receive data between a device that outputs an address, such as a central processor unit, and a peripheral device that cannot output an address, such as a serial communication controller. In the system, communication is performed by using First In First Out, and the structure thereof is briefly described as shown in FIG. 1, and the peripheral device 3 and the central processing unit ( 1) Connect the PIPOs 4 and 4-1 for TX / RX (TX / RX) between them, and read the data stored in each of the PIPOs 4 and 4-1 in the central processing unit 1; The RAM 2 used for the connection and the direct memory access controller 5 for reading data instead of the central processing unit 1 are connected to each other.

상기와 같이 구성된 시스템은 어드레스를 출력할 수 없는 주변 디바이스(3)에서 출력되는 신호 중 제어 신호(예:칩 셀렉트 신호(chip select), 리드/라이트 신호(read/write))만을 각 파이포(4,4-1)에 연결하여 억세스 할 수 있도록 하는 것이 가능하기 때문에 지금까지 사용하고 있는데, 상기 각 파이포(4,4-1)에 저장된 데이타를 중앙처리장치(1)에서 억세스하는 과정을 보면 다음과 같다.In the system configured as described above, only a control signal (for example, a chip select signal or a read / write signal) among the signals output from the peripheral device 3 that cannot output an address is used for each PIPO ( 4,4-1), so that it is possible to access the data stored in each of the PIPO (4,4-1) in the central processing unit (1) If you look like this:

이동통신 시스템(CDMA)이나, 패킷 교환기등과 같이 데이타를 패킷 형태로 처리하는 시스템에서, 주변 디바이스(3)에 의해 파이포(4,4-1)에 쌓인 패킷 데이타의 특정 순서에 해당하는 데이타를 중앙처리장치(1)가 억세스하고자 할 때, 중앙처리장치(1) 자신이 직접 억세스하거나, 혹은 직접 메모리 억세스 컨트롤러(5)를 이용하여 파이포(4,4-1)에서 램으로 데이타를 옮겨서 처리한다.In a system that processes data in the form of packets, such as a mobile communication system (CDMA), a packet switch, or the like, data corresponding to a specific order of packet data accumulated by the peripheral device 3 in the pipo 4, 4-1. Is accessed by the CPU 1 directly, or the data is transferred from the PIPO 4, 4-1 to RAM using the direct memory access controller 5. Move it around.

이때 중앙처리장치(1)는 주변 디바이스(3)로 부터 수신된 파이포(4,4-1)의 데이타를 바로 분석하지 못하고 파이포(4,4-1)에서 램(2)으로 옮긴 후 데이타를 분석해야 하므로, 프로세서의 처리속도 저하와 추가적인 디바이스(직접 메모리 컨트롤러, 램, 기타 로직)로 인한 비용과 면적의 손실을 갖게 된다.At this time, the central processing unit 1 does not immediately analyze the data of the PIPO (4, 4-1) received from the peripheral device 3, and moves from the PIPO (4,4-1) to the RAM (2) The data must be analyzed, resulting in cost and area losses due to processor slowdowns and additional devices (direct memory controllers, RAM, and other logic).

또한 파이포(4,4-1)의 특성상 파이포 내의 임의의 데이타를 억세스 하기 위해서는 파이포(4,4-1)에 저장된 그 이전의 데이타를 모두 억세스해야 하기 때문에 더욱 처리속도가 저하되는 문제가 있다.In addition, due to the characteristics of the PIPO (4, 4-1), in order to access any data in the PIPO to access all the previous data stored in the PIPO (4, 4-1) problem is further reduced the processing speed There is.

따라서 본 발명은 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, 어드레스를 출력하는 디바이스와 어드레스를 출력하지 못하는 디바이스 사이의 송/수신에 있어서, 파이포 대신 양쪽에 데이타 및 어드레스를 가지는 양방향 포트 램을 이용하여 어드레스을 출력할 수 없는 디바이스 쪽에서는 제어신호를 출력할때마다 어드레스를 자동적으로 증가시키는 로직을 추가 구성하므로써, 데이타를 차례로 억세스하도록 하고, 어드레스를 출력할 수 있는 디바이스 쪽에서는 어드레스를 이용하여 임의의 데이타를 억세스하도록 하므로써, 종래 기술처럼 추가적으로 데이타를 옮기지 않아도 되게 하여 시스템의 처리 속도를 향상시키는데 목적이 있다.Therefore, the present invention is to solve the conventional problems as described above, in the transmission and reception between the device that outputs the address and the device that can not output the address, bidirectional port RAM having data and address on both sides instead of the PIPO On the device that can't output the address, the logic that increases the address automatically whenever the control signal is output is added so that the data can be accessed in order, and on the device that can output the address, the address can be used. By allowing arbitrary data to be accessed, it is intended to improve the processing speed of the system by eliminating the need to move additional data as in the prior art.

즉, 어드레스를 출력치 못하는 주변 디바이스와 중앙처리장치 사이에 파이포를 연결하고, 상기 중앙처리장치에 램과 직접 메모리 억세스 컨트롤러를 연결하여 구성된 파이포 메모리에 있어서, 메모리에 어드레스를 부여하는 하위 어드레스 카운터 및 상위 어드레스 카운터로 이루어진 어드레스 카운터의 일측을 주변 디바이스 측에 연결하고; 상기 어드레스 카운터의 타측에 양 방향 포트 램의 일측 포트를 연결하며; 상기 양 방향 포트 램의 타측 포트는 중앙처리장치에 연결하여 파이포 형식의 램을 구현한 것이다.That is, in a PIPO memory configured by connecting a PIPO between a peripheral device which cannot output an address and a CPU, and connecting a RAM and a direct memory access controller to the CPU, a lower address which gives an address to the memory. Connect one side of an address counter consisting of a counter and an upper address counter to a peripheral device side; Connect one port of the two-way port RAM to the other side of the address counter; The other port of the two-way port RAM is connected to the central processing unit to implement a pipo type RAM.

이하 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명하며, 종래와 같은 구성은 동일부호를 부여하여 설명한다.DETAILED DESCRIPTION Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, and the same elements as in the prior art will be described with the same reference numerals.

본 발명에 의해 구현된 파이포 램을 이용한 시스템 구조도를 보면, 제2도에 도시된 바와 같이, 중앙처리장치의 주변 디바이스(3)와 중앙처리장치(1) 사이에 송/수신용 파이포-램(10,10-1)를 각각 연결하고, 상기 각 파이포-램(10,10-1)을 통해 데이타 송/수신을 행하는 바, 상기 파이포-램(10,10-1)의 내부 구성은 제3도에 도시된 바와 같이 이루어진다.As shown in FIG. 2, a system structure using a pipe RAM implemented by the present invention is shown in FIG. 2, between the peripheral device 3 and the central processing unit 1 of the central processing unit. RAM 10 and 10-1 are connected to each other, and data transmission / reception is performed through the respective PIPO-RAMs 10 and 10-1. The configuration is made as shown in FIG.

주변 디바이스(3)에서 출력되는 메모리 컨트롤 신호를 입력받아 자동적으로 어드레스를 증가시켜 기존의 파이포(4,4-1)를 억세스하는 것과 같은 동일한 효과를 얻게 되는 어드레스 카운터(11)를 사용하였는 바, 이 어드레스 카운터(11)의 세부 구성은 제4도에 도시된 바와 같이 하여 하위 어드레스 카운터(11-1)와, 상위 어드레스 카운터(11-2)로 구성되며, 이 구조는 사용자가 파이포-램(10,10-1)을 억세스하는 방식에 따라 결정된다.Using the address counter 11, which receives the memory control signal output from the peripheral device 3 and automatically increases the address, thereby obtaining the same effect as accessing the existing PIPO 4, 4-1. The detailed configuration of the address counter 11 is composed of a lower address counter 11-1 and an upper address counter 11-2, as shown in FIG. It depends on the manner of accessing the RAM (10, 10-1).

일예로 파이포-램(10,10-1)을 통하여 주변 디바이스(3)로 송/수신되는 데이타를 일정한 사이즈의 버퍼 구조로 억세스 하고자 하면, 상기 어드레스 카운터(11)를 하위 어드레스 카운터(11-1)와, 상위 어드레스 카운터(11-2)로 구분하여 어드레스를 카운트하고, 데이타를 버퍼의 경계없이 연속적으로 억세스하고자 하면 하위 어드레스 카운터(11-1)와 상위 어드레스 카운터(11-2)를 하나의 연속적인 카운터로 사용하여 어드레스를 카운트 하면 된다.For example, in order to access data transmitted / received to the peripheral device 3 through the PIPO-RAM 10 and 10-1 in a buffer structure of a predetermined size, the address counter 11 is set as a lower address counter 11- 11. 1) and the upper address counter 11-2, the address is counted, and the lower address counter 11-1 and the upper address counter 11-2 are separated if one wants to continuously access data without a buffer boundary. The address can be counted using a continuous counter.

여기서 하위 어드레스 카운터(11-2)와, 상위 어드레스 카운터(11-2)의 카운트 비트 수는 사용자가 사용하고자 하는 메모리의 전체 용량과 버퍼 사이즈에 따라 각각의 어드레스 카운터 비트수가 결정되는데, 메모리의 전체 용량을 나타내는 어드레스 비트수를 X(AO∼AX-1)라 정의하고, 버퍼 사이즈를 나타내는 어드레스 비트수를 Y(AO∼AY-1)라 정의하면, 하위 어드레스 카운터(11-1)는 최하위 어드레스로 부터 Y개의 비트(AO∼YY-1)를 카운트하고, 상위 어드레스 카운터(11-2)는 최상위 어드레스 비트로 부터 (X-Y)개의 비트(AY∼AX-1)를 카운트한다.Here, the number of count bits of the lower address counter 11-2 and the upper address counter 11-2 is determined according to the total capacity of the memory and the buffer size of the memory to be used by the user. When the number of address bits indicating capacity is defined as X (A O to A X-1 ) and the number of address bits indicating buffer size is defined as Y (A O to A Y-1 ), the lower address counter 11-1 ) Counts Y bits (A O to Y Y-1 ) from the lowest address, and the upper address counter 11-2 counts (XY) bits (A Y to A X-1 ) from the most significant address bit. Count.

또한 각 카운터(11-1,11-2)의 카운트 방식과 각 카운터(11-1,11-2)를 리셋시키는 리셋 신호의 입력을 보면, 하위 어드레스 카운터(11-1)는 주변 디바이스(3)가 출력하는 메모리 컨트롤 신호(예:칩 셀렉트 신호, 리드/라이트 신호)를 하위 카운트 클럭(CLOCKL)으로 하여 하위 어드레스를 업-카운트하고, 보드상의 릿세신호(중앙처리장치의 파워-온 리셋 혹은 소프트웨어 적인 리셋신호)나, 패킷 데이타의 마지막 데이타를 억세스하였음을 알리는 주변 디바이스(3)의 컨트롤 신호를 하위 리셋단자(RESETL)에 연결시켜 하위 어드레스 카운터(11-1)를 클리어 시킨다.In addition, when the counting methods of the counters 11-1 and 11-2 and the input of the reset signal for resetting the counters 11-1 and 11-2 are viewed, the lower address counter 11-1 is the peripheral device 3. The low address is up-counted using the memory control signal (e.g., chip select signal, read / write signal) outputted by the low count clock (CLOCKL), and the reset signal on the board (power-on reset of the central processing unit or The lower address counter 11-1 is cleared by connecting a control signal of the peripheral device 3 indicating that the last data of the packet data has been accessed) to the lower reset terminal RESETL.

상위 어드레스 카운터(11-2)는 파이포-램(10,10-1)의 억세스 방식에 따라 주변 디바이스(3)가 출력하는 컨트롤 신호 중 패킷 데이타의 마지막 데이타를 억세스 하였음을 알리는 신호, 또는 하위 어드레스 카운터(11-2)의 최상위 비트를 나타내는 신호 중 하나를 상위 카운트 클럭(CLOCKH)으로 하여 상위 어드레스를 업-카운트한다.The upper address counter 11-2 is a signal indicating that the last data of the packet data has been accessed among the control signals output from the peripheral device 3 according to the access method of the pipo-ram 10, 10-1, or lower. The upper address is up-counted by using one of the signals representing the most significant bit of the address counter 11-2 as the upper count clock CLOCKH.

이와 같은 상위 어드레스 카운터(11-2)를 리셋시키는 신호는 보드 상의 리셋 신호를 상위 리셋단자(RESETH)에 연결시켜 상위 어드레스 카운터(11-2)를 클리어시킨다.The signal for resetting the upper address counter 11-2 clears the upper address counter 11-2 by connecting a reset signal on the board to the upper reset terminal RESETH.

아울러 상기에서 카운터 사용 방식 중 하나로써 설명한 상/하위 어드레스 카운터는 각 카운터의 마지막 어드레스가 되면 다음 클럭에서 자동적으로 0로 클리어 되게 함으로써 각 카운터의 첫번째 어드레스를 출력토록 한다.In addition, the upper and lower address counters described as one of the counter usage methods are automatically cleared to 0 at the next clock when the last address of each counter is output so that the first address of each counter is output.

제5도(a), (b)는 상기처럼 본 발명에 의해 구현된 시스템의 리드/라이트 동작시 타이밍도를 나타내는 것으로, (a)는 리드 동작시 타이밍도, (b)는 라이트 동작시 타이밍도를 나타낸다.5 (a) and 5 (b) show timing charts during read / write operation of the system implemented by the present invention as described above, (a) shows timing diagrams during read operation, and (b) shows timing diagrams during write operation. Shows a figure.

리드 신호(제5도(a)의 (b(R)))가 하이 상태로 출력되는 동안 주변 디바이스(3)에서 출력되는 칩 인에이블신호(CEP*)(제5도(a)의 (a))가 액티브 되면 이와 동시에 리드 명령어가 유효상태가 되고, 이어 입력되는 어드레스(제5도(a)의 (c))에 대응하는 데이타(제5도(a)의 (d))를 억세스하여 출력한다.The chip enable signal CEP * outputted from the peripheral device 3 while the read signal (b (R) in FIG. 5 (a)) is output in a high state (a in FIG. At the same time, the read command becomes valid when the active data is activated. Then, the data corresponding to the input address ((c) of FIG. 5 (a)) is accessed. Output

한편, 라이트 시에도 상기와 동일하게 동작하는 바, 단지 라이트 신호는 제5도(b)에서 보는 바와 같이 로우 값일때 액티브된다는 점이 다르다.On the other hand, the same operation as described above for write, except that only the write signal is activated when the low value as shown in (b) of FIG.

즉, 주변 디바이스(3)에서 출력되는 칩 인에이블신호(CEP*)(제5도(b)의 (a))가 로우 상태로 되어 있는 동안 라이트 신호(제5도(b)의 (b(W*)))가 로우 상태가 되면, 이때 입력되는 어드레스(제5도(b)의 (c))에 해당되는 메모리에 역시 입력되는 데이타(제5도(b)의 (d))가 라이트된다.That is, while the chip enable signal CEP * ((a) of FIG. 5 (b)) output from the peripheral device 3 is in a low state, the write signal (b ( W *))) becomes low, the data ((d) of FIG. 5 (b)) which is also input to the memory corresponding to the address (c (FIG. 5b) of FIG. do.

이상에서 상세히 설명한 바와 같이 본 발명은 파이포의 특성으로 인해 시스템의 처리속도가 저하되는 문제점을 양 방향 포트 램과, 어드레스 카운터를 사용하여, 어드레스를 출력치 못하는 주변 디바이스 측에서도 어드레스를 출력하는 것과 유사한 효과를 얻을 수 있도록 하므로써 전체 시스템의 처리속도를 향상시키는 잇점이 있다.As described in detail above, the present invention has a problem in that the processing speed of the system is reduced due to the characteristic of the PIPO, which is similar to outputting an address even on a peripheral device side that cannot output an address using a bidirectional port RAM and an address counter. The benefit is to increase the throughput of the entire system by allowing it to be effective.

Claims (4)

어드레스를 출력치 못하는 주변 디바이스(3)와 중앙처리장치(1) 사이에 파이포(4,4-1)를 연결하고, 상기 중앙처리장치(1)에 램(2)과 직접 메모리 억세스 컨트롤러(5)를 연결하여 구성된 파이포 메모리에 있어서, 메모리에 어드레스를 부여하는 하위 어드레스 카운터(11-1) 및 상위 어드레스 카운터(11-2)로 이루어진 어드레스 카운터(11)의 일측을 주변 디바이스(3) 측에 연결하고; 상기 어드레스 카운터(11)의 타측에 양 방향 포트 램(12)의 일측 포트를 연결하며; 상기 양 방향 포트 램(12)의 타측 포트는 중앙처리장치(1)에 연결하여 구성함을 특징으로 하는 파이포 형식의 램.The PIPOs 4 and 4-1 are connected between the peripheral device 3 and the central processing unit 1, which cannot output an address, and the RAM 2 and the direct memory access controller are connected to the central processing unit 1. 5) In the PIPO memory configured by connecting the peripheral device 3, one side of the address counter 11 including the lower address counter 11-1 and the upper address counter 11-2 for giving an address to the memory is connected. Connected to the side; Connect one port of the two-way port RAM 12 to the other side of the address counter 11; The other port of the two-way port ram 12 is connected to the central processing unit (1), characterized in that the RAM of the pipo type. 어드레스를 출력하는 장치와 어드레스를 출력치 못하는 장치 사이에서 송/수신용으로 사용되는 메모리 구현 방법에 있어서, 양 방향 포트 램을 이용하여, 어드레스를 출력하지 못하는 디바이스 측의 인터페이스는 상기 디바이스에서 컨트롤 신호가 출력될때마다 어드레스를 자동적으로 증가시켜 부여하는 어드레스 카운터를 부가하여, 파이포 억세스 형식으로 데이타를 차례로 억세스 하도록 하고; 어드레스를 출력하는 디바이스 측의 인터페이스는 상기 어드레스를 이용하여 램 억세스 형식으로 임의의 데이타를 억세스 하도록 하여, 파이포 억세스 형식과 램 억세스 형식을 병행토록 구현한 것을 특징으로 하는 파이포 형식의 램 구현 방법.In the memory implementation method used for transmitting / receiving between a device for outputting an address and a device for which an address cannot be output, using a bidirectional port RAM, an interface on the device side that cannot output an address is a control signal in the device. Adds an address counter which automatically increments and assigns an address each time is outputted, so as to sequentially access data in a PIPO access format; An interface on the device side that outputs an address allows the arbitrary data to be accessed in a RAM access format using the address, and implements a PIPO format RAM in such a manner that both the PIPO access format and the RAM access format are implemented in parallel. . 제2항에 있어서, 상기 어드레스 카운터를 이용하는 방법으로, 카운터를 상위 어드레스 카운터와 하위 어드레스 카운터로 구분 카운터 하여 송/수신 데이타를 일정한 사이즈의 버퍼 구조로 억세스토록 하는 것을 특징으로 하는 파이포 형식의 램 구현 방법.3. The method of claim 2, wherein the counter is divided into an upper address counter and a lower address counter to counter-transmit the transmission / reception data into a buffer structure having a predetermined size. How to implement. 제2항에 있어서, 상기 어드레스 카운터를 이용하는 방법으로, 상위/하위 어드레스 카운터 구분없이 카운터를 단일의 연속적인 카운터로 사용하여 데이타를 버퍼의 경계없이 연속적으로 억세스토록 하는 것을 특징으로 하는 파이포 형식의 램 구현 방법.The method as claimed in claim 2, wherein the address counter is used, wherein the counter is used as a single continuous counter without distinguishing between upper and lower address counters so that data can be continuously washed without boundary of a buffer. How to implement RAM.
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