KR0173212B1

KR0173212B1 - Output buffer type atm switching apparatus using detour link

Info

Publication number: KR0173212B1
Application number: KR1019960033061A
Authority: KR
Inventors: 김진영; 이정희; 박권철; 윤현수; 조기호
Original assignee: 한국전기통신공사; 한국전자통신연구원
Priority date: 1996-02-12
Filing date: 1996-02-12
Publication date: 1999-03-30
Also published as: KR19980014202A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

출력버퍼형 비동기전달모드 스위칭장치.Output buffered asynchronous transfer mode switching device.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

ATM 스위칭장치가 NxN일 때 셀의 주소를 동일한 크기의 부분 주소 n개로 분할하여 부분 주소별로 순차적으로 라우팅하다 충돌이 발생했을 때, 충돌 발생시의 부분 주소부터 다시 라우팅할 수 있는 우회링크를 이용한 출력버퍼형 ATM 스위칭장치를 제공하고자함.When the ATM switching device is NxN, it divides the cell address into n equal number of partial addresses and sequentially routes them by the partial address. Output buffer using the bypass link that can reroute the partial address when collision occurs Type ATM switching device.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

출력버퍼형 ATM 스위치망에 있어 스위칭 단간에 우회링크를 구비하여 입력된 셀의 출력 주소를 임의의 크기의 부분 주소로 분할하고, 포인터에 따라 라우팅시 충돌이 발생한 셀들은 우회 링크를 통해 포인터 값의 변화없이 출력하고, 우회 링크도 점유되어 해당 부분 주소와는 다른 정상 링크로 출력되는 셀들은 포인터의 값을 초기값으로 하여 출력하고, 셀이 목적 정상 링크를 통해 다음 스위칭 단으로 출력되면 포인터 값을 1감소시켜 출력하여 최종적으로 포인터 값이 0이되면 해당 출력단의 출력버퍼를 통해 출력되도록 함.In an output buffered ATM switch network, a bypass link is provided in a switching stage to divide an output address of an input cell into partial addresses of an arbitrary size, and cells in which a collision occurs in a routing according to a pointer are divided into The cell output is output without change, and the bypass link is also occupied, and the cells output as the normal link different from the corresponding partial address output the value of the pointer as the initial value. When the cell is output to the next switching stage through the target normal link, 1, and finally, when the pointer value becomes 0, it is outputted through the output buffer of the corresponding output terminal.

4. 발명의 중요한 용도4. Important Uses of the Invention

스위칭장치에 이용됨.Used in switching devices.

Description

Output Buffered Asynchronous Transfer Mode Switching Device with Bypass Link

본 발명은 우회링크를 이용한 출력버퍼형 비동기전달모드(ATM: Asynchronous Transfer Mode) 스위칭장치에 관한 것이다.The present invention relates to an output buffer type asynchronous transfer mode (ATM) switching device using a bypass link.

도 1 은 일반적인 NxN 크기의 출력버퍼형 ATM 스위치장치의 블럭 구성도로서, 도면에서 '11'은 입력단, '12'는 라우팅 망, '13'은 출력버퍼, '14'는 출력단을 각각 나타낸다.FIG. 1 is a block diagram of a general NxN-size output buffer type ATM switch device. In FIG. 1, reference numeral 11 denotes an input terminal, 12 denotes a routing network, 13 denotes an output buffer, and 14 denotes an output terminal.

일반적인 출력버퍼형 ATM 스위칭장치는 입력단(11)으로 입력된 다수의 셀들을 각 셀의 주소에 따라 해당하는 출력단으로 라우팅하는데, 입력단(11)에서는 외부 라인으로부터 셀을 입력받아 스위치 내부에서 라우팅시에 맞는 형태로 변환하여 출력하는 기능을 수행한다.A general output buffer type ATM switching device routes a plurality of cells input to an input terminal 11 to corresponding output terminals according to an address of each cell. In the input terminal 11, a cell is input from an external line, And converts it into a proper form and outputs it.

라우팅망(12)은 상기 입력단(11)에서 변환된 셀을 각 셀의 주소에 따라 해당 출력단으로 라우팅하는 기능을 수행하며, 출력버퍼(13)는 라우팅망(12)으로부터 입력된 하나의 출력단으로 동시에 도착한 셀을 버퍼링하여 출력단(14)으로 출력하고, 출력단(14)은 다시 외부 전송에 알맞도록 셀을 변환하는 기능을 수행한다.The routing network 12 functions to route the cells converted from the input terminal 11 to corresponding output terminals according to the address of each cell and the output buffer 13 is connected to one output terminal input from the routing network 12 At the same time, the cells arriving at the buffer are buffered and output to the output stage 14, and the output stage 14 performs the function of converting the cells to be suitable for external transmission again.

도 2 는 종래의 출력버퍼형 스위칭장치인 Tandem Banyan 스위칭장치의 블럭 구성도로서, 도면에서 '21'은 입력단, '22'는 반얀 망, '23'은 출력버퍼, '24'는 출력단을 각각 나타낸다.FIG. 2 is a block diagram of a conventional Tandem Banyan switching apparatus as an output buffer type switching apparatus. In FIG. 2, reference numeral 21 denotes an input terminal, reference numeral 22 denotes a Banyan network, reference numeral 23 denotes an output buffer, .

Tandem Banyan 스위칭장치는 입력단(21)에서 변환된 셀들을 각 셀의 주소에 따라 해당 출력단으로 라우팅하는 일렬로 연결된 K개의 반얀 망(22)과 각 반얀 망(22)의 출력과 연결되어 주소에 해당 라우팅된 셀들을 저장하는 출력버퍼(23)와 이에 연결된 출력단(24)으로 구성되어 있다.The Tandem Banyan switching device is connected to the output of each Banyan network 22 and the K Banyan networks 22 connected in a line for routing the converted cells at the input terminal 21 to corresponding output terminals according to the address of each cell, An output buffer 23 for storing the routed cells and an output stage 24 connected thereto.

Tandem Banyan 스위칭장치는 입력된 셀들을 가장 처음의 반얀 망(22)에서 라우팅한다. 반얀 망(22)에서는 셀들간에 충돌이 일어날 수 있어 목적지로 라우팅되지 못하는 셀들이 있을 수 있는데, Tandem Banyan 스위칭장치에서는 이러한 셀들을 반얀 망(22)의 다른 출구로 보내면서 충돌이 있었음을 표시한다.The Tandem Banyan switching device routes the input cells in the first Banyan network (22). In the Banyan network 22, there may be cells that may collide with each other and may not be routed to the destination. In the Tandem Banyan switching device, these cells are sent to other outlets of the Banyan network 22 to indicate that there is a collision .

두 번째 이후의 반얀 망(22)에서는 앞단의 반얀 망(22)에서 충돌로 인해 목적지에 도달하지 못한 셀들만을 입력받아 라우팅을 하게 되며, 목적지에 도달한 셀들을 출력버퍼(23)로 출력하여 저장한다.In the second and subsequent Banyan networks 22, only the cells that failed to arrive at the destination due to the collision in the Banyan network 22 at the previous stage are received and routed, and the cells reaching the destination are output to the output buffer 23 .

이러한 출력버퍼형 ATM 스위칭장치는 입력버펴형 ATM 스위칭장치나 공유버퍼형 스위칭장치에 비해 성능은 우수하지만 스위치를 구현하는데 필요한 하드웨어의 양이 크다는 문제점이 있다.Such an output buffered ATM switching device has a problem in that it has a higher performance than an input buffered ATM switching device or a shared buffer switching device, but has a large amount of hardware required to implement the switch.

특히 Tandem Banyan 스위칭장치는 반얀 망(22)에서 라우팅되는 셀이 충돌로 인해 원래의 목적지로 갈 수 없게 되었을 때, 충돌 즉시 다시 라우팅을 시작할 수 없고, 충돌 이전에 라우팅된 과정을 모두 잃어버리고 항상 처음부터 라우팅하여야 하기 때문에 전체 성능을 떨어뜨리는 문제점이 있다.In particular, the Tandem Banyan switching device can not start rerouting immediately upon collision when a cell routed in the Banyan network 22 is unable to go to its original destination due to collision, lose all routed processes prior to the collision, So that the overall performance is degraded.

따라서, 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 ATM 스위칭장치가 NxN일 때 셀의 주소를 동일한 크기의 부분 주소 n개로 분할하여 부분 주소별로 순차적으로 라우팅하다 충돌이 발생했을 때, 충돌 발생시의 부분 주소부터 다시 라우팅할 수 있는 우회링크를 이용한 출력버퍼형 ATM 스위칭장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide an ATM switching apparatus, And an output buffer type ATM switching device using a bypass link that can be rerouted from a partial address at the time of a collision.

도 1 은 일반적인 출력버평형 ATM 스위칭장치의 구조도,1 is a schematic diagram of a general output buffered ATM switching device,

도 2 는 종래의 Tandem banyan 스위칭장치의 구조도,2 is a structural view of a conventional Tandem banyan switching device,

도 3 은 본 발명에 따른 우회링크를 이용한 출력버퍼형 ATM 스위칭장치의 구조도,3 is a structural diagram of an output buffer type ATM switching apparatus using a detour link according to the present invention.

도 4 는 본 발명에 따른 스위칭 모듈의 구조도.4 is a structural view of a switching module according to the present invention;

* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]

31 : 스위칭 모듈 32,33 : 스위칭 단31: switching module 32, 33: switching stage

34,35 : 출력 버퍼 41 : 입력 조정기34, 35: Output buffer 41: Input regulator

42 : 셔플 교환망 43 : 가산기42: shuffle switching network 43: adder

44 : 역다중화기 45 : 정상출력 조정기44: Demultiplexer 45: Normal output regulator

46 : 우회출력 조정기46: Bypass output regulator

상기 목적을 달성하기 위한 본 발명의 구성을 살펴보면, 본 발명은 임의의 p+b개의 입력단과 임의의 p개의 정상 출력단과 b개의 우회 출력단을 구비한 다수의 스위칭 모듈을 이용해 다수의 스위칭 단을 형성하되, 앞단의 스위칭 모듈은 뒷단의 모든 스위칭 모듈과 p개의 정상 링크를 통해 연결되고, 앞단의 임의의 k번째 스위칭 모듈과 뒷단의 임의의 k번째 스위칭 모듈간에는 임의의 b개의 우회 링크를 통해 연결되고, 임의의 n번째 스위칭 단부터 임의의 m번째 스위칭 단까지 출력 주소에 따라 다수의 출력 버퍼를 연결하여 스위칭망을 구성하고, 입력된 셀의 출력 주소를 임의의 크기의 부분 주소로 분할하고, 스위칭 모듈에서 라우팅 되어야할 부분을 가르키는 포인터에 따라 라우팅시 같은 경로로 출력되려는 셀들간의 충돌로 인해 목적 경로로 출력되지 못하는 셀들은 우회 링크를 통해 포인터 값의 변화 없이 다음 스위칭 단으로 출력하고, 우회 링크도 모두 다른 셀에 의해 점유되어 해당 부분 주소와는 다른 정상 링크로 출력되는 셀들은 포인터의 값을 초기값으로 하여 출력하고, 셀이 목적 정상 링크를 통해 다음 스위칭 단으로 출력되면 포인터 값을 1감소시켜 출력하여 최종적으로 포인터 값이 0이되면 해당 출력단의 출력버퍼를 통해 출력하도록 구성된다.According to an aspect of the present invention, there is provided a method of forming a plurality of switching stages using a plurality of switching modules having arbitrary p + b input stages, arbitrary p normal output stages and b bypass output stages, The switching module at the front end is connected to all the switching modules at the rear end via p normal links and is connected through arbitrary b number of bypass links between any kth switching module at the front end and arbitrary kth switching modules at the rear end , Configures a switching network by connecting a plurality of output buffers according to output addresses from an arbitrary n-th switching stage to an arbitrary m-th switching stage, divides the output address of the input cell into partial addresses of an arbitrary size, Depending on the pointer that points to the module to be routed, it is not output to the destination path due to collision between cells trying to be output to the same path during routing The cells that fail are output to the next switching stage through the bypass link without changing the value of the pointer, and the bypass link is also occupied by the other cells, and the cells output to the normal link different from the corresponding partial address are initialized to the value of the pointer When the cell is output to the next switching stage through the target normal link, the pointer value is decremented by 1, and the pointer is finally output through the output buffer of the corresponding output stage when the pointer value becomes 0.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명에 따른 우회링크를 이용한 출력버퍼형 ATM 스위칭장치의 구조도로서, 도면에서 '31'은 스위칭 모듈, '32'는 제 1 스위칭 단, '33'은 제 m 스위칭 단, '34'는 제 1 출력 버퍼, '35'는 제 N 출력버퍼를 각각 나타낸다.FIG. 3 is a structural diagram of an output buffer type ATM switching apparatus using a bypass link according to the present invention. In FIG. 3, reference numeral 31 denotes a switching module, 32 denotes a first switching stage, 33 denotes an m- 'Denotes a first output buffer, and' 35 'denotes an N-th output buffer.

스위칭 모듈(31)은 임의의 p+b개의 입력단과 0부터 p-1까지 번호 붙여진 임의의 p개의 정상 출력단과 임의의 b개의 우회 출력단을 구비하여 입력단 0부터 입력단 p-1들에 연결되어 입력되는 셀들을 각 셀의 해당 출력 주소에 따라 라우팅하는데, log N bit의 출력 주소를 n(=)개의 동일한 부분으로 분할하고, 최상위 부분 주소를 가리키도록 포인터(Fcp)의 값을 n으로 하여, 이 포인터(Fcp)가 가리키는 부분 주소에 따라 해당 정상 출력단으로 라우팅한다.The switching module 31 is connected to input terminals p-1 to p-1 through inputs p-1 to p-b, which have arbitrary p + b input terminals, arbitrary p normal output terminals numbered from 0 to p-1, The output address of log N bit is n (= ), And the value of the pointer Fcp is set to n so as to point to the highest-order partial address, and is routed to the corresponding normal output end according to the partial address indicated by the pointer Fcp.

여기서, 라우팅 중에 같은 경로로 출력되려는 셀들간의 충돌로 인해 목적 경로로 출력되지 못하는 셀들을 우선적으로 우회 출력단으로 출력되도록 라우팅하고, 우회 출력단 조차도 다른 셀들에게 모두 점유되었을 경우에는 다른 정상 출력단으로 라우팅하며, 이에 따라 다음에 라우팅되어야 할 부분 주소를 가리키는 포인터(Fcp)의 값을 셀이 목적 정상 출력단에 도달했을때는 '1'감소시키고, 우회 출력단으로 라우팅된 셀은 그대로 두며, 해당 부분 주소와 다른 정상 출력단으로 전송되는 셀의 포인터(Fcp)는 다시 초기값 n으로 변경하여 각각의 출력단에서 출력하게 된다.In this case, cells that can not be output to the destination path due to collision between cells to be output on the same path during routing are routed so as to be output to the bypass output terminal first. If the bypass output terminal is occupied by all of the other cells, , The value of the pointer (Fcp) indicating the next partial address to be routed is decremented by '1' when the cell reaches the target output terminal, and the cell routed to the bypass output is left as it is. The pointer (Fcp) of the cell transmitted to the output terminal is changed to the initial value n and output at each output terminal.

제 1 스위칭 단(32)은 임의의 N/p개의 스위칭 모듈로 구성되어 입력단 0부터 입력단 N-1까지 N개의 입력단으로부터 셀들을 입력받아서 라우팅한다.The first switching stage 32 is composed of arbitrary N / p switching modules and receives and routes cells from N input terminals from input 0 to input N-1.

제 m 스위칭 단(33) 또한 제1 스위칭 단(32)과 마찬가지로 임의의 N/p개의 스위칭 모듈로 구성되어 앞의 스위칭 단에서 출력된 셀들을 입력받아 아직 목적 출력단에 도달하지 못해 라우팅이 종결되지 않은 셀들을 셀의 포인터가 가리키는 해당 부분 주소에 따라 라우팅하여 목적 출력단에 도달한 셀들은 출력 버퍼(35)로 전송하고, 그렇지 못한 셀들은 모두 소멸된다.The m < th > switching stage 33 is composed of any N / p switching modules as well as the first switching stage 32, and the cells output from the previous switching stage are input, Cells according to the corresponding partial address indicated by the pointer of the cell, and the cells arriving at the target output port are transmitted to the output buffer 35, and all the cells that do not reach the destination are discarded.

경로 링크는 임의의 연속된 두 스위칭 단을 연결하는데, 앞단의 정상 출력단과 뒷단의 입력단을 연결함으로써 앞단에서 충돌없이 목적 출력단에 도달한 셀들의 전송 경로가 되며, 연결 방법은 앞단의 정상 출력단을 제 1 스위칭 모듈에서부터 제 N/p 스위칭 모듈까지 0, 1, 2,....N-1로 번호를 붙일 때 i번째 정상 출구를 다음 단의 j (j =)번째 스위칭 모듈의 입력단과 연결하는 것이다.The path link connects two arbitrary consecutive switching stages. By connecting the normal output stage of the front stage and the input stage of the rear stage, the transmission path of the cells arriving at the target output stage without collision at the front stage becomes a transmission path. 1, 2, .... N-1 from the 1 switching module to the N / p switching module, the i-th normal exit is assigned to the next stage j (j = ) Th switching module.

우회 링크는 임의의 연속된 두 스위칭 단을 연결하는데, 앞단의 k(1≤k≤N/p)번째 스위칭 모듈의 우회 출력단들을 뒷단에서 k번째 스위칭 모듈의 입력단과 연결함으로써, 앞단의 스위칭 모듈에서 충돌로 인해 해당 정상 출력단으로 라우팅되지 못한 셀들의 다음 단에서 충돌이 일어났던 부분 주소 부분을 다시 라우팅할 수 있도록 한다.The bypass link connects two consecutive switching stages. By connecting the bypass output terminals of k (1 ≤ k ≤ N / p) th switching modules to the input terminal of the kth switching module from the rear end, It is possible to re-route the partial address portion where the collision occurred at the next stage of the cells which have not been routed to the corresponding normal output due to the collision.

제 1 출력 버퍼(34)는 임의의 n번째 스위칭 단부터 임의의 m번째 스위칭 단(33)까지의 0번 정상 출력단과 연결되어 셀을 입력받으며, 입력받은 셀들 중 출력 주소 0을 갖고 있는 셀만을 받아들여 FIFO 방식으로 버퍼에 저장한다.The first output buffer 34 is connected to the 0th normal output terminal from an arbitrary nth switching stage to an arbitrary mth switching stage 33 to receive a cell, and only a cell having an output address 0 And stores it in the buffer in the FIFO manner.

출력 버퍼에 입력된 셀들은 출력된 스위칭 단에 따라 일정시간동안 지연되어 동시에 스위치에 입력된 셀들은 동시에 출력 버퍼에 저장되어 저장된 순서대로 차례로 하나씩 출력된다.The cells input to the output buffer are delayed for a predetermined time according to the output switching stage, and simultaneously the cells input to the switch are simultaneously stored in the output buffer, and are output one by one in the order of stored.

제 N 출력 버퍼(35)는 임의의 n번째 스위칭 단부터 임의의 m번째 스위칭 단(33)까지의 N-1번 정상 출력단과 연결되어 셀을 입력받으며, 입력받은 셀들 중 입력 주소 N-1을 갖고 있는 셀만을 받아들여 FIFO 방식으로 버퍼에 저장한다.The Nth output buffer 35 is connected to the (N-1) th normal output terminal from an arbitrary nth switching stage to an arbitrary mth switching stage 33 to receive a cell, and the input address N-1 It accepts only the cell it has and stores it in the buffer by FIFO method.

도 4 는 본 발명에 따른 스위칭 모듈의 구조도를 나타낸다.4 is a structural diagram of a switching module according to the present invention.

스위칭 모듈은 아직 목적 출력단에 도달하지 못한 셀만을 입력받아 셀의 라우팅되어야 할 포인터(Fcp)가 가리키는 부분 주소로부터 라우팅에 필요한 라우팅 표지를 계산하여 출력하는 다수개의 입력 조정기(41)와 2x2 크로스바로 구성된 단을 다수개 구비하여 상기 다수개의 입력 조정기(41)의 출력을 라우팅 표지에 따라 셀들을 라우팅하고, 하나의 크로스바안에서 두 개의 셀이 똑같은 출력단으로 출력되는 경우 하나는 다른 출력으로 굴절시켜 이를 셀에 표시하여 셀들을 해당 출력단으로 라우팅하는 셔플 교환망(42)과 상기 셔플 교환망(42)으로부터 라우팅된 셀들을 입력받아 입력된 셀들 중 충돌되어 굴절된 셀들의 갯수를 계산하고, 그에 따라 굴절된 셀들이 출력될 우회 출력단의 주소를 계산하여 출력하거나 또는 우회 출력단이 다른 굴절된 셀들에 모두 할당되었을 경우 다른 셀들은 정상 출력단으로 출력하는 흐름 가산기(43)와 상기 흐름 가산기(43)로부터 입력된 셀들을 역다중화하여 출력하는 역다중화기(44)와 상기 역다중화기(44)로부터 셀들을 입력받아 정상적으로 라우팅되어 목적 출력단에 도달한 셀의 다음에 라우팅되어야 할 부분 주소를 가리키는 포인터(Fcp)의 값을 1만큼 감소시키고, 충돌로 굴절되었으나 정상 출력단으로 출력되는 셀들의 포인터는 초기값 n으로 변경하여 충돌로 굴절되었음을 표시한 셀을 정상적인 셀로 환원시켜 다음 단이나 출력 버퍼로 전송하는 정상 출력 조정기(45) 및 상기 역다중화기(44)로부터 셀들을 입력받아 우회링크로 출력하는 우회 출력 조정기(46)를 구비한다.The switching module is composed of a plurality of input regulators 41 for receiving only cells that have not yet reached the destination output stage and calculating and outputting the routing markers required for routing from the partial address indicated by the pointer Fcp to be routed to the cell, In the case where two cells are output at the same output terminal in one crossbar, one of them outputs the output of the plurality of input regulators 41 to the other output, A shuffle switching network 42 for routing cells to a corresponding output terminal by displaying the number of collided cells, and a number of cells collided and refracted among the input cells received from the shuffle switching network 42, The output of the bypass output is calculated and output, or the bypass output is applied to other refracted cells A de-multiplexer 44 for demultiplexing the cells input from the flow adder 43 and outputting cells from the demultiplexer 44; and a demultiplexer 43 for demultiplexing the cells, (Fcp) indicating the partial address to be routed next to the cell that has been normally routed to the target output terminal is decremented by 1, and the pointer of the cells that are refracted by collision but output to the normal output terminal is changed to the initial value n A normal output regulator 45 for reducing a cell indicating that it has been refracted due to collision to a normal cell and transmitting it to a next stage or an output buffer, a bypass output regulator 46 for receiving cells from the demultiplexer 44, Respectively.

상기와 같이 구성된 스위칭 모듈의 동작을 살펴보면 다음과 같다.Operation of the switching module configured as described above will be described below.

제1 입력 조정기는 아직 목적 출력단에 도달하지 못한 셀만을 입력받아 셀의 출력 주소와 부분 주소를 가리키는 포인터(Fcp)의 값에 따라 해당 부분 주소 j로부터 셔플 교환망에서 필요로 하는 라우팅 표지를에 따라 계산하여 셀의 해당 필드에 기록한 후, 셔플 교환망(42)의 0번째 입력단으로 출력한다.The first input regulator receives only the cells that have not reached the destination output stage and receives the routing markers required from the corresponding partial address j according to the value of the pointer (Fcp) indicating the cell's output address and partial address, And outputs it to the 0th input terminal of the shuffle switching network 42,

그리고, 제 p+b 입력 조정기는 아직 목적 출력단에 도달하지 못한 셀만을 입력받아 셀의 출력 주소와 부분 주소를 가리키는 포인터(Fcp)의 값에 따라 해당 부분 주소 j로부터 셔플 교환망(42)에서 필요로 하는 라우팅 표지를, (i=p+b-1)에서+ p + b 2p 이면=+ p + b를 라우팅 표지로 삼고, 아니면을 라우팅 표지로서 계산하여 셀의 해당 필드에 기록한 후, 셔플 교환망(42)의 p+b-1번째 입력단으로 출력한다.The p + b input regulator receives only the cells that have not reached the destination output stage, and receives the cells from the corresponding partial addresses j according to the value of the pointer Fcp indicating the output address and partial address of the cell, Routing Cover , (i = p + b-1) + p + b 2p = + p + b as the routing mark, or To the p + b-1th input terminal of the shuffle switching network 42 after recording it in the corresponding field of the cell.

셔플 교환망(42)은 (p+b)/2개의 2x2 크로스바로 하나의 단을 구성하고, 이러한 단을 [log(p+b)]개만큼 구비하여 제 i+1(i=0, 1,...p+b-1) 입력 조정기(41)의 출력을 처음 단의 입력 j(와 연결하고, 각 단의 크로스바의 출력 I는 다음 단의 크로스바의 입력와 연결하고, 상기 입력 조정기에서 라우팅 표지에 따라 즉, 첫째단에서는 라우팅 표지의 최상위 비트(bit) 에 따라, 다음 단에서는 표지의 다음 상위 비트(bit)에 따라 라우팅 하는 식으로 셀들을 라우팅하며, 하나의 크로스바안에서 두 개의 셀이 똑같은 출력으로 나가려고 할 때 하나는 다른 출력으로 굴절시켜 굴절되었음을 셀에 표시하도록 하여 해당 출력단으로 라우팅해서 마지막 단에서 흐름 가산기(43)로 출력한다.The shuffle switching network 42 constitutes one stage of (p + b) / 2 2 × 2 crossroads, and includes i = 1, ... p + b-1) The output of the input regulator 41 is input to the input j ( And the output I of the crossbar of each stage is connected to the input of the crossbar of the next stage And routing the cells according to the routing indicator in the input coordinator, that is, according to the most significant bit of the routing mark in the first stage and the next higher bit in the mark in the next stage, When two cells in one crossbar are going to output the same output, one is refracted to another output, indicating to the cell that it has been refracted, routing to the corresponding output, and output to the flow adder 43 at the end.

제1 가산기는 상기 셔플 교환망(42)의 0번 출력단과 제2 가산기와 연결되어 셔플 교환망(42)을 지난 셀과 제2 가산기에서 입력된 아직 할당되지 않은 우회 출구를 가리키는 포인터의 값을 입력받아서, 셀이 충돌로 인해 굴절되었고, 포인터의 값이 b보다 작으면 셀의 포인터가 가리키는 우회 출력단의 주소를 할당하여 제1 역다중화기로 출력하고, 그렇지 않으면 셀을 그대로 제1 역다중화기로 출력한다.The first adder is connected to the 0th output terminal of the shuffle switching network 42 and the second adder and receives a value of a pointer indicating a bypassed exit not yet assigned to the cell passing through the shuffle switching network 42 and the second adder If the cell is deflected due to the collision and the value of the pointer is smaller than b, the address of the bypass output terminal indicated by the pointer of the cell is allocated and output to the first demultiplexer. Otherwise, the cell is output to the first demultiplexer.

제p+b 가산기는 상기 셔플 교환망(42)의 p+b 번째 출력단과 연결되어 셔플 교환망(42)에서 충돌로 굴절된 셀이 입력된 경우 아직 할당되지 않은 우회 출력단을 가리키는 포인터의 값 0을 입력된 셀에 할당하여 제1 우회 출력 조정기로 출력하고, 포인터의 값은 1 증가시켜 제p+b-1 가산기로 출력하며, 반면에 셀이 입력되지 않은 경우에는 포인터의 값 0을 그냥 제 p+b-1 가산기로 출력한다.The p + b adder is connected to the (p + b) -th output terminal of the shuffle switching network 42, and when a cell refracted by collision in the shuffle switching network 42 is input, a value 0 of a pointer indicating a bypass output terminal And outputs the value to the p + b-1 adder. On the other hand, if the cell is not input, the pointer value 0 is simply set to the p + and outputs it to the (b-1) adder.

제1 역다중화기는 제1 가산기와 연결되어 가산기로부터 입력된 셀이 굴절되었고, 할당받은 우회 출력단의 주소가 b보다 작으면 할당된 주소의 출력 조정기로 출력하고, 그렇지 않으면 제1 출력 조정기로 출력한다.The first demultiplexer is connected to the first adder and outputs the output to the output regulator of the assigned address if the cell input from the adder is deflected and the address of the bypass output terminal is smaller than b, .

제p+b 역다중화기는 제p+b 가산기와 연결되어 가산기로부터 입력된 셀이 할당받은 우회 출력단의 주소에 따라 셀을 해당 우회 출력 조정기로 출력한다.The p + b demultiplexer is connected to the p + b adder and outputs the cell to the corresponding bypass output regulator in accordance with the address of the bypass output terminal assigned to the cell input from the adder.

제1 정상 출력 조정기는 제1 역다중화기와 연결되어 셀을 입력받는데, 부분 주소에 따라 정상적으로 라우팅된 셀은 다음 단에서 라우팅되어야 할 부분 주소를 가리키는 포인터(Ecp)의 값을 1 감소시켜 출력하는 반면, 충돌로 인해 굴절된 셀은 포인터(Fcp)의 값을 n으로 초기화시켜 출력하게 된다.The first normal output adjuster is connected to the first demultiplexer to receive the cell. The normally routed cell according to the partial address outputs a value of the pointer Ecp indicating the partial address to be routed in the next stage by decrementing 1 , The cell refracted due to the collision initializes the value of the pointer Fcp to n and outputs it.

제p 정상 출력 조정기는 제p 역다중화기와 연결되어 셀을 입력받는데, 부분 주소에 따라 정상적으로 라우팅된 셀은 다음 단에서 라우팅되어야 할 부분 주소를 가리키는 포인터(Ecp)의 값을 1 감소시켜 출력하는 반면, 충돌로 인해 굴절된 셀은 포인터(Fcp)의 값을 n으로 초기화시켜 출력하게 된다.The pth normal output regulator is connected to the p < th > demultiplexer to receive the cell. The normally routed cell according to the partial address outputs a decremented value of the pointer Ecp indicating the partial address to be routed in the next stage by 1 , The cell refracted due to the collision initializes the value of the pointer Fcp to n and outputs it.

제1 우회 출력 조정기는 앞단의 모든 역다중화기들과 연결되어 가산기에서 우회 출력단의 주소 0을 할당받은 셀을 입력받아서 다음 단으로 출력한다.The first bypass output regulator is connected to all the demultiplexers in the previous stage, receives the cell assigned the address 0 of the bypass output terminal in the adder, and outputs it to the next stage.

상기 제b 우회 출력 조정기는 앞단의 모든 역다중화기들과 연결되어 가산기에서 우회 출력단의 주소 b-1을 할당받은 셀을 입력받아서 다음 단으로 출력한다.The b-th bypassing output adjuster is connected to all the demultiplexers in the previous stage, receives the cell assigned the address b-1 of the bypass output terminal in the adder, and outputs the received cell to the next stage.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. It is not.

상기와 같이 구성되어 동작하는 본 발명은, 여러개(N)의 입력단에서 입력되는 셀들에 대해서 셀의 주소를 동일한 크기의 부분 주소 n개로 분할하여 부분 주소별로 순차적으로 라우팅하다 충돌이 발생했을 때, 충돌 발생시의 부분 주소부터 다시 라우팅할 수 있어 시스템의 성능을 극대화 할 수 있는 효과가 있다.According to the present invention configured to operate as described above, a cell address is divided into n partial addresses having the same size for cells input from a plurality of (N) input terminals, and sequentially routed for each partial address. When a collision occurs, It is possible to re-route the partial address at the time of occurrence, thereby maximizing the performance of the system.

Claims

A plurality of switching modules are formed by using a plurality of switching modules each having p + b input terminals, arbitrary p normal output terminals, and b bypass output terminals, And is connected via arbitrary b number of bypass links between any kth switching module in the front stage and arbitrary kth switching module in the rear stage and is connected to any mth switching stage from any nth switching stage, According to the present invention, a switching network is formed by connecting a plurality of output buffers according to an address, and an output address of the input cell is divided into partial addresses of an arbitrary size. Then, according to a pointer indicating a portion to be routed in the switching module, The cells that can not be output to the destination path due to the collision between the cells to be output to the next switch And the cells that are output to the normal link different from the corresponding partial addresses are output with the initial value of the pointer, and the cell is output to the next switching stage And outputs the pointer value to the output buffer of the corresponding output stage when the pointer value becomes 0 finally.

The method according to claim 1,

The switching module includes:

A plurality of input adjusting means 41 for receiving only cells which have not reached the destination output stage and calculating and outputting a routing mark necessary for routing from a partial address indicated by a pointer Fcp to be routed to the cell;

A plurality of stages constituted by 2x2 crossroads are provided to route the output of the plurality of input adjusting means 41 according to a routing mark and when two cells are output at the same output stage in one crossbar, Shuffle switching means 42 for displaying the cells in the cell and routing the cells to the corresponding output terminals;

Calculates the number of collided and refracted cells among the input cells received from the shuffle switching means 42 and calculates and outputs the address of the bypass link to which the refracted cells are output, A plurality of flow adding means (43) for outputting the other cells to the normal link when they are all allocated to the refracted cells;

A plurality of demultiplexing means 44 for demultiplexing cells input from the plurality of flow adding means 43 and outputting the demultiplexed signals;

And a pointer Fcp indicating a partial address to be routed next to a cell that has been normally routed after reaching the target output terminal is reduced by 1, A plurality of normal output adjusting means 45 for changing a pointer of cells output to an output terminal to an initial value n to reduce a cell indicating that the cell has been refracted by collision to a normal cell and transmitting the cell to a next stage or an output buffer; And

And a plurality of bypass output adjusting means (46) for receiving cells from the demultiplexing means (44) and outputting the cells to the bypass link.