KR0172537B1 - Method for forming multilayer of semiconductor device - Google Patents

Method for forming multilayer of semiconductor device Download PDF

Info

Publication number
KR0172537B1
KR0172537B1 KR1019950065618A KR19950065618A KR0172537B1 KR 0172537 B1 KR0172537 B1 KR 0172537B1 KR 1019950065618 A KR1019950065618 A KR 1019950065618A KR 19950065618 A KR19950065618 A KR 19950065618A KR 0172537 B1 KR0172537 B1 KR 0172537B1
Authority
KR
South Korea
Prior art keywords
metal
film
metal layer
oxygen
layer
Prior art date
Application number
KR1019950065618A
Other languages
Korean (ko)
Other versions
KR970052424A (en
Inventor
홍상기
홍택기
이우봉
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950065618A priority Critical patent/KR0172537B1/en
Publication of KR970052424A publication Critical patent/KR970052424A/en
Application granted granted Critical
Publication of KR0172537B1 publication Critical patent/KR0172537B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 다중 금속층 형성방법에 관한 것으로, 산소(O2) 플라즈마를 이용한 감광막 제거시 콘택 홀내의 노출된 SOG막의 손실로 인한 상기 콘택 홀의 단차 증가를 방지하기 위하여 콘택 홀내의 노출된 SOG막의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하므로써 산소(O2) 플라즈마를 이용한 감광막 제거시 상기 SOG막의 손실이 방지된다. 그러므로 상기 콘택 홀내의 단차 증가가 방지되어 금속의 층덮힘이 양호해지며, 따라서 금속층간의 접속 상태가 양호해지고, 금속층의 단선이 방지되어 소자의 전기적 특성 및 수율이 향상될 수 있는 반도체 소자의 다중 금속층 형성방법에 관한 것이다.The present invention relates to a method for forming a multi-metal layer of a semiconductor device, in order to prevent the increase of the step height of the contact hole due to the loss of the exposed SOG film in the contact hole when removing the photosensitive film using oxygen (O 2 ) plasma exposed SOG in the contact hole By injecting metal ions having high reactivity with oxygen to the surface portion of the film, the loss of the SOG film is prevented when removing the photosensitive film using oxygen (O 2 ) plasma. Therefore, the increase of the step in the contact hole is prevented to improve the layer covering of the metal, and thus the connection state between the metal layers is good, and the disconnection of the metal layers is prevented, so that the electrical characteristics and the yield of the device can be improved. It relates to a metal layer forming method.

Description

반도체 소자의 다중 금속층 형성방법Method of forming multiple metal layers in semiconductor devices

제1a 내지 제1d도는 종래 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of forming a multiple metal layer of a conventional semiconductor device.

제2a 내지 제2d도는 본 발명에 따른 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도.2A through 2D are cross-sectional views of a device for explaining a method of forming a multi-metal layer of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 및 11 : 실리콘 기판 2 및 12 : 절연층1 and 11: silicon substrate 2 and 12: insulating layer

3 및 13 : 제1금속층 4 및 14 : 제1금속층간 절연막3 and 13: first metal layer 4 and 14: first interlayer insulating film

5 및 15 : SOG막 6 및 16 : 제2금속층간 절연막5 and 15: SOG film 6 and 16: Second metal interlayer insulating film

7 및 17 : 감광막 8 및 18 : 콘택 홀7 and 17: photoresist 8 and 18: contact hole

9 및 19 : 제2금속층 20A : 이온 주입층9 and 19: second metal layer 20A: ion implantation layer

20B : 산소 반응층20B: oxygen reaction layer

본 발명은 반도체 소자의 다중 금속층 형성방법에 관한 것으로, 특히 콘택 홀(Contact hole)에서의 금속의 층덮힘(Step Coverage) 특성을 향상시킬 수 있도록 한 반도체 소자의 다중 금속층 형성방법에 관한 것이다.The present invention relates to a method for forming a multi-metal layer of a semiconductor device, and more particularly to a method for forming a multi-metal layer of a semiconductor device to improve the step coverage characteristics of the metal in the contact hole (Contact hole).

일반적으로 반도체 소자가 고집적화됨에 따라 금속층은 이중 또는 다중 구조로 형성되며, 금속층간의 접속을 위한 콘택 홀의 크기도 미세화된다. 그러므로 미세 콘택 홀내에서의 금속의 층덮힘 특성은 매우 저하되고, 그로인해 금속층의 접촉 불량 또는 평탄화 저하 등의 문제가 발생된다. 그러면 종래 반도체 소자의 다중 금속층 형성방법을 제1a 내지 제1d도를 통해 설명하면 다음과 같다.In general, as the semiconductor device is highly integrated, the metal layer is formed in a double or multiple structure, and the size of the contact hole for the connection between the metal layers is also reduced. Therefore, the layer covering property of the metal in the fine contact hole is very low, thereby causing problems such as poor contact or flattening of the metal layer. A method of forming a multi-metal layer of a conventional semiconductor device will now be described with reference to FIGS. 1A through 1D.

제1a 내지 제1d도는 종래 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 제1a도는 절연층(2)이 형성된 실리콘 기판(1)상에 제1금속층(3)을 형성한 후 상기 제1금속층(3)상에 제1금속층간 절연막(4), SOG(Spin-On-Glass)막(5), 제2금속층간 절연막(6) 및 감광막(7)을 순차적으로 형성한다. 그리고 콘택 마스크(Mask)를 이용하여 상기 감광막(7)을 패터닝한 후 상기 패터닝된 감광막(7)을 마스크로 이용하여 상기 제2금속층간 절연막(6)을 등방성 식각한 상태의 단면도로서, 상기 등방성 식각은 습식으로 실시된다.1A to 1D are cross-sectional views of a device for describing a method of forming a multi-metal layer of a conventional semiconductor device. FIG. 1A is a view illustrating the formation of a first metal layer 3 on a silicon substrate 1 on which an insulating layer 2 is formed. The first interlayer insulating film 4, the spin-on-glass film 5, the second interlayer insulating film 6, and the photosensitive film 7 are sequentially formed on the first metal layer 3. After the patterning of the photoresist layer 7 using a contact mask, a cross-sectional view of the isotropic etching of the second interlayer insulating layer 6 using the patterned photoresist 7 as a mask is performed. Etching is performed wet.

제1b도는 상기 제1a도의 상태에서 비등방성 식각 방법으로 상기 SOG막(5) 및 제1금속층간 절연막(4)을 순차적으로 식각하여 상기 제1금속층(3)의 소정 부분이 노출되도록 콘택 홀(8)을 형성한 상태의 단면도로서, 상기 비등방성 식각은 건식으로 실시된다.In FIG. 1B, the SOG film 5 and the first intermetallic insulating film 4 are sequentially etched by an anisotropic etching method in the state of FIG. 1A to expose a predetermined portion of the first metal layer 3. 8) is a cross-sectional view of the state in which the anisotropic etching is carried out dry.

제1c도는 산소(O2) 플라즈마(Plasma)를 이용한 건식 식각 방법으로 상기 감광막(7)을 제거한 상태의 단면도로서, 이때 상기 산소(O2) 플라즈마에 의해 상기 콘택 홀(8)내의 SOG막(5)의 노출된 부분이 손실되는 보윙(Bowing) 현상이 발생된다. 이는 상기 SOG막(5)내의 포함된 카본(Carbon)이 산소(O2)와 반응하여 이산화탄소(CO2) 형태로 외부 배출되기 때문에 상기 SOG막(5)의 부피가 감소되는 현상이다.Claim a cross-sectional view of the state removing the photoresist (7) by a dry etching method using oxygen (O 2) plasma (Plasma) turns 1c, wherein SOG film in the oxygen (O 2) of the contact hole 8 by the plasma ( The bowing phenomenon in which the exposed part of 5) is lost occurs. This is a phenomenon in which the volume of the SOG film 5 is reduced because carbon contained in the SOG film 5 is externally discharged in the form of carbon dioxide (CO 2 ) by reacting with oxygen (O 2 ).

제1d도는 전체 상부면에 알루미늄(Al)과 같은 금속을 증착하여 제2금속층(9)을 형성한 상태의 단면도로서, 이때 상기 노출된 SOG막(5)에 발생된 보윙 현상에 의해 상기 콘택 홀(8)내의 단차가 증가되어 상기 금속의 층덮힘이 불량해진다. 이와 같은 금속의 층덮힘 불량으로 인해 상기 제1금속층(3)과 제2금속층(9)의 접속이 불량해지고, 상기 제2금속층(9)의 단선이 유발된다.FIG. 1D is a cross-sectional view of a state in which a second metal layer 9 is formed by depositing a metal such as aluminum (Al) on the entire upper surface, wherein the contact hole is caused by a bowing phenomenon generated in the exposed SOG film 5. The step in (8) is increased, resulting in poor layer covering of the metal. Due to the poor layer covering of the metal, the connection between the first metal layer 3 and the second metal layer 9 becomes poor, leading to disconnection of the second metal layer 9.

따라서 본 발명은 콘택 홀내의 노출된 SOG막의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 다중 금속층 형성방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a multi-metal layer of a semiconductor device which can solve the above-mentioned disadvantages by injecting metal ions having high reactivity with oxygen into the surface portion of the exposed SOG film in the contact hole.

상기한 목적을 달성하기 위한 본 발명은 절연층이 형성된 실리콘 기판상에 제1금속층을 형성한 후 상기 제1금속층상에 제1금속층간 절연막, SOG막, 제2금속층간 절연막 및 감광막을 순차적으로 형성하고, 콘택 마스크를 이용하여 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용하여 상기 제2금속층간 절연막을 등방성 식각한 후 상기 SOG막 및 제1금속층간 절연막을 순차적으로 비등방성 식각하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 콘택 홀내의 노출된 SOG막의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하여 이온 주입층을 형성하는 단계와, 상기 단계로부터 산소 플라즈마를 이용한 건식 식각 방법으로 상기 감광막을 제거한 후 전체 상부면에 제2금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention forms a first metal layer on a silicon substrate on which an insulating layer is formed, and then sequentially forms a first interlayer insulating film, an SOG film, a second intermetallic insulating film, and a photosensitive film on the first metal layer. Forming and patterning the photoresist film using a contact mask; and isotropically etching the second interlayer insulating film using the patterned photoresist film as a mask from the step, and then the SOG film and the first interlayer insulating film are sequentially Anisotropic etching to form contact holes, and implanting metal ions having high reactivity with oxygen into surface portions of the exposed SOG film in the contact holes to form ion implantation layers. After removing the photosensitive film by a dry etching method using an oxygen plasma to form a second metal layer on the entire upper surface And that is characterized.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2a 내지 제2d도는 본 발명에 따른 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 제2a도는 절연층(12)이 형성된 실리콘 기판(11)상에 제1금속층(13)을 형성한 후 상기 제1금속층(13)상에 제1금속층간 절연막(14), SOG막(15), 제2금속층간 절연막(16) 및 감광막(17)을 순차적으로 형성한다. 그리고 콘택 마스크를 이용하여 상기 감광막(17)을 패터닝한 후 상기 패터닝된 감광막(17)을 마스크로 이용하여 상기 제2금속층간 절연막(16)을 등방성 식각한 상태의 단면도로서, 상기 등방성 식각은 습식으로 실시된다.2A to 2D are cross-sectional views of a device for describing a method of forming a multi-metal layer of a semiconductor device according to the present invention. FIG. 2A is a cross-sectional view of a first metal layer 13 on a silicon substrate 11 on which an insulating layer 12 is formed. After the formation, the first interlayer insulating film 14, the SOG film 15, the second interlayer insulating film 16, and the photosensitive film 17 are sequentially formed on the first metal layer 13. After the patterned photoresist 17 is patterned using a contact mask, the second interlayer insulating layer 16 is isotropically etched using the patterned photoresist 17 as a mask, wherein the isotropic etching is wet. Is carried out.

제2b도는 상기 제2a도의 상태에서 비등방성 식각 방법으로 상기 SOG막(15) 및 제1금속층간 절연막(14)을 순차적으로 식각하여 상기 제2금속층(13)의 소정 부분이 노출되도록 콘택 홀(18)을 형성한 상태의 단면도로서, 상기 비등방성 식각은 건식으로 실시된다.In FIG. 2B, the SOG layer 15 and the first interlayer insulating layer 14 are sequentially etched by an anisotropic etching method in the state of FIG. 2A to expose a predetermined portion of the second metal layer 13. 18) is a cross-sectional view of the state in which the anisotropic etching is carried out dry.

제2c도는 +30 내지 +45° 및 -30 내지 -45°의 경사각을 갖는 경사 이온 주입 방법으로 상기 콘택 홀(18)내의 노출된 SOG막(15)의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하여 이온 주입층(20A)을 형성한 상태의 단면도로서, 상기 금속 이온으로는 탄탈륨(Tantalum : Ta) 또는 티타늄(Titanium : Ti) 이온을 사용한다. 이때 상기 탄탈륨(Ta) 이온이 주입되는 경우 상기 이온 주입층(20A)은 탄탈륨(Ta)층으로 형성되며, 상기 티타늄(Ti) 이온이 주입되는 경우 상기 이온 주입층(20A)은 티타늄(Ti)층으로 형성된다. 상기 금속 이온의 주입량은 1E15 이상이 되도록 하고, 이온 주입 에너지는 30 Kev 이하가 되도록 하여 노출된 상기 SOG막(15)의 표면 부위에만 상기 이온 주입층(20A)이 형성되도록 한다.FIG. 2C is a metal having high reactivity with oxygen in the surface portion of the exposed SOG film 15 in the contact hole 18 by the inclined ion implantation method having inclination angles of +30 to + 45 ° and -30 to -45 °. A cross-sectional view of a state in which an ion implantation layer 20A is formed by implanting ions, and as the metal ions, tantalum (T) or titanium (Ti) ions are used. In this case, when the tantalum (Ta) ions are implanted, the ion implantation layer 20A is formed of a tantalum (Ta) layer, and when the titanium (Ti) ions are implanted, the ion implantation layer 20A is titanium (Ti) Formed into layers. The implantation amount of the metal ions is 1E15 or more, and the ion implantation energy is 30 Kev or less so that the ion implantation layer 20A is formed only on the exposed surface portion of the SOG film 15.

제2d도는 산소(O2) 플라즈마를 이용한 건식 식각 방법으로 상기 감광막(17)을 제거한 후 전체 상부면에 알루미늄(Al)과 같은 금속을 증착하여 제2금속층(19)을 형성한 상태의 단면도로서, 상기 산소(O2) 플라즈마를 이용한 상기 감광막(17) 제거시 상기 이온 주입층(20A)에 주입된 금속 이온은 산소(O2)와의 반응성이 매우 높기 때문에 노출된 상기 SOG막(15)의 표면 부위에는 산소 반응층(20B)이 형성된다. 그러므로 상기 산소 반응층(20B)에 의해 상기 SOG막(15)에 함유된 카본과 산소(O2)와의 반응을 감소시켜 상기 SOG막(15)의 부피 감소가 방지된다. 예를들어 상기 이온 주입층(20A)이 상기 탄탈륨(Ta)층인 경우 상기 산소 반응층(20B)은 TaO2층으로 형성되며, 상기 티타늄(Ti)층인 경우 상기 산소 반응층(20B)은 TiO2층으로 형성된다. 따라서 상기 콘택 홀(18)내의 단차 증가가 방지되어 상기 금속의 층덮힘이 양호해지므로써 상기 제1금속층(13)과 제2금속층(19)의 접속상태가 양호해지며, 상기 제2금속층(19)의 단선이 방지된다. 그러므로 소자의 전기적 특성 및 수율이 향상된다.2d is a cross-sectional view of a state in which a second metal layer 19 is formed by depositing a metal such as aluminum (Al) on the entire upper surface after removing the photoresist film 17 by a dry etching method using an oxygen (O 2 ) plasma. When the photoresist layer 17 is removed using the oxygen (O 2 ) plasma, the metal ions implanted into the ion implantation layer 20A have high reactivity with oxygen (O 2 ). An oxygen reaction layer 20B is formed on the surface portion. Therefore, the oxygen reaction layer 20B reduces the reaction between the carbon contained in the SOG film 15 and oxygen (O 2 ), thereby preventing the volume reduction of the SOG film 15. For example, when the ion implantation layer 20A is the tantalum (Ta) layer, the oxygen reaction layer 20B is formed of a TaO 2 layer. In the case of the titanium layer, the oxygen reaction layer 20B is formed of TiO 2. Formed into layers. Therefore, the increase of the level in the contact hole 18 is prevented, so that the layer covering of the metal is good, so that the connection state between the first metal layer 13 and the second metal layer 19 is good, and the second metal layer 19 ) Disconnection is prevented. Therefore, the electrical characteristics and the yield of the device are improved.

상술한 바와 같이 본 발명에 의하면 산소(O2) 플라즈마를 이용한 감광막 제거시 콘택 홀내의 노출된 SOG막의 손실로 인한 상기 콘택 홀의 단차 증가를 방지하기 위하여 콘택 홀내의 노출된 SOG막의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하므로써 산소(O2) 플라즈마를 이용한 감광막 제거시 상기 SOG막의 손실이 방지된다. 그러므로 상기 콘택 홀내의 단차 증가가 방지되어 금속의 층덮힘이 양호해지며, 따라서 금속층간의 접속 상태가 양호해지고, 금속층의 단선이 방지되어 소자의 전기적 특성 및 수율이 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, in order to prevent the step difference of the contact hole caused by the loss of the exposed SOG film in the contact hole when removing the photoresist using oxygen (O 2 ) plasma, By injecting highly reactive metal ions, the loss of the SOG film is prevented when the photoresist film is removed using an oxygen (O 2 ) plasma. Therefore, the increase in the level of the contact hole is prevented, so that the layer covering of the metal is improved, and thus the connection state between the metal layers is good, and the disconnection of the metal layers is prevented, thereby improving the electrical characteristics and the yield of the device. .

Claims (6)

반도체 소자의 다중 금속층 형성방법에 있어서, 절연층이 형성된 실리콘 기판상에 제1금속층을 형성한 후 상기 제1금속층상에 제1금속층간 절연막, SOG막, 제2금속층간 절연막 및 감광막을 순차적으로 형성하고, 콘택 마스크를 이용하여 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용하여 상기 제2금속층간 절연막을 등방성 식각한 후 상기 SOG막 및 제1금속층간 절연막을 순차적으로 비등방성 식각하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 콘택 홀내의 노출된 SOG막의 표면 부위에 산소와의 반응성이 높은 금속 이온을 주입하여 이온 주입층을 형성하는 단계와, 상기 단계로부터 산소 플라즈마를 이용한 건식 식각 방법으로 상기 감광막을 제거한 후 전체 상부면에 제2금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.In the method for forming a multi-metal layer of a semiconductor device, after forming a first metal layer on a silicon substrate with an insulating layer, the first metal interlayer insulating film, the SOG film, the second metal interlayer insulating film and the photosensitive film are sequentially formed on the first metal layer. Forming and patterning the photoresist film using a contact mask; and isotropically etching the second interlayer insulating film using the patterned photoresist film as a mask from the step, and then the SOG film and the first interlayer insulating film are sequentially Anisotropic etching to form contact holes, and implanting metal ions having high reactivity with oxygen into surface portions of the exposed SOG film in the contact holes to form ion implantation layers. After removing the photosensitive film by a dry etching method using an oxygen plasma to form a second metal layer on the entire upper surface Method for forming a multi-metal layer of a semiconductor device, characterized in that the. 제1항에 있어서, 상기 이온 주입 공정은 경사 이온 주입 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.The method of claim 1, wherein the ion implantation process is performed by a gradient ion implantation method. 제2항에 있어서, 상기 이온 주입시 경사각은 +30 내지 +45°및 -30 내지 -45°인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.The method of claim 2, wherein the inclination angles of the ion implantation are +30 to + 45 ° and −30 to -45 °. 제1또는 제2항에 있어서, 상기 이온 주입시 이온 주입량은 1E15 이상이며, 이온 주입 에너지는 30 KeV 이하인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.The method of claim 1, wherein the ion implantation amount is 1E15 or more and the ion implantation energy is 30 KeV or less. 제1항에 있어서, 상기 산소와의 반응성이 높은 금속 이온은 탄탈륨 이온인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.The method of claim 1, wherein the metal ions having high reactivity with oxygen are tantalum ions. 제1항에 있어서, 상기 산소와의 반응성이 높은 금속 이온은 티타늄 이온인 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.The method of claim 1, wherein the metal ions having high reactivity with oxygen are titanium ions.
KR1019950065618A 1995-12-29 1995-12-29 Method for forming multilayer of semiconductor device KR0172537B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950065618A KR0172537B1 (en) 1995-12-29 1995-12-29 Method for forming multilayer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950065618A KR0172537B1 (en) 1995-12-29 1995-12-29 Method for forming multilayer of semiconductor device

Publications (2)

Publication Number Publication Date
KR970052424A KR970052424A (en) 1997-07-29
KR0172537B1 true KR0172537B1 (en) 1999-03-30

Family

ID=19447099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950065618A KR0172537B1 (en) 1995-12-29 1995-12-29 Method for forming multilayer of semiconductor device

Country Status (1)

Country Link
KR (1) KR0172537B1 (en)

Also Published As

Publication number Publication date
KR970052424A (en) 1997-07-29

Similar Documents

Publication Publication Date Title
KR100281692B1 (en) Self-aligned contact pad of semiconductor device and method of forming the same
US6171951B1 (en) Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening
US7056823B2 (en) Backend metallization method and device obtained therefrom
US5459354A (en) Semiconductor device with improved insulation of wiring structure from a gate electrode
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
US5369303A (en) Self-aligned contact process
JPH09205145A (en) Integrated circuit and its manufacture
US5747383A (en) Method for forming conductive lines and stacked vias
US6228761B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6201303B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
JPH09260487A (en) Method of forming opening in semiconductor element, manufacture of semiconductor element, and its semiconductor
JP2002280452A (en) Integrated circuit device preventing short circuit effectively and its fabricating method
US5604659A (en) Microelectronic device with centered storage capacitor cavity sized less than feature size
US6458680B2 (en) Method of fabricating contact pads of a semiconductor device
US5869393A (en) Method for fabricating multi-level interconnection
JPH06209085A (en) Stack-type dram capacitor structure and its manufacture
KR0172537B1 (en) Method for forming multilayer of semiconductor device
US20060110910A1 (en) Method for forming landing plug poly of semiconductor device
KR100292941B1 (en) Method for fabricating dram cell capacitor
JP3173652B2 (en) Semiconductor device and method of manufacturing the same
US6326312B1 (en) Contact hole of semiconductor and its forming method
KR100364812B1 (en) Method for Fabricating of Semiconductor Device
KR100691484B1 (en) Method for fabricating plug in semiconductor device
KR20030006959A (en) Method of manufacturing semiconductor device and semiconductor device
KR100474989B1 (en) Manufacturing method of capacitor with barrier layer for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081006

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee