KR0169414B1 - Multi-channel serial interface control circuit - Google Patents
Multi-channel serial interface control circuitInfo
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Abstract
1.청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION
채널직렬접소 제어회로에 있어서 복수라인으로 데이터를 통신하기 위한 복수채널 직렬접속 제어회로.A multi-channel serial connection control circuit for communicating data in a plurality of lines in a channel-serial control circuit.
2.발명에서 해결하고자 하는 기술적 사상2. Technical ideas to be solved in the invention
데이터 변환기 1개를 사용하여 2개 채널을 공유시켜 로직수를 줄일수 있어 낮은 제품가격으로 실현시킬 수 있는 회로를 제공함.By using two data converters, two channels can be shared to reduce the number of logics, thus providing a circuit that can be realized at a low price.
3.발명이 해결한 기술적 요지3. Technical summary of invention
복수채널 직렬 접속 제어회로에 있어서, 직렬 데이터를 수신된 데이터를 병렬로 변환하고 인터럽트요구신호(IRQ)를 주시스템으로 인가하여 상기 변환된 데이터를 전송하는 데이터 변환기(200)와, 제1,2채널별 클럭 및 데이터를 완충하여 전송하는 제1,2채널부(208,210)와, 상기 제1,2채널부(208,210)로부터 완충된 클럭 및 데이터로부터 채널별 수신 데이터를 검출하여 수신 제어신호를 발생하는 제1,2수신 데이터 검출기(204,206)와, 상기 제1,2수신데이타 검출기(204,206)의 출력채널 수신 제어신호에 따라 채널별 수신 데이터 및 클럭을 통과시키는 통로를 선택하여 상기 데이터 변환기(200)에 제공하는 통로조정기(202)로 구성됨을 특징으로 하는 복수 채널 직렬 접속 제어회로.A multi-channel serial connection control circuit comprising: a data converter (200) for converting serial data into parallel and applying an interrupt request signal (IRQ) to a main system to transmit the converted data; The first and second channel units 208 and 210 are buffered and transmitted for each channel, and the received data for each channel is detected from the clock and data buffered from the first and second channel units 208 and 210 to generate a reception control signal. A channel for passing received data and a clock for each channel according to the output channel reception control signals of the first and second reception data detectors 204 and 206 and the output channel reception control signals of the first and second reception data detectors 204 and 206. A multi-channel serial connection control circuit, characterized in that consisting of a passage regulator 202 to provide.
4.발명의 중요한 용도4. Important uses of the invention
복수채널 직렬접속 제어회로.Multi-channel serial connection control circuit.
Description
제1도는 종래의 복수채널 직렬접속 제어회로도.1 is a conventional multi-channel serial connection control circuit diagram.
제2도는 본 발명의 실시예에 따른 복수채널 직렬접속 제어회로도.2 is a multi-channel serial connection control circuit according to an embodiment of the present invention.
제3도는 일반적인 클럭에 따라 데이터의 전송파형도.3 is a transmission waveform diagram of data according to a general clock.
본 발명은 채널 직렬접속 제어회로에 관한 것으로, 특히 복수의 라인으로 데이터를 통신하기 위해 복수의 장치와 접속시켜 주기위한 복수채널 직렬접속 제어회로에 관한 것이다.The present invention relates to a channel serial connection control circuit, and more particularly, to a multi-channel serial connection control circuit for connecting a plurality of devices for communicating data in a plurality of lines.
일반적으로 퍼스널 컴퓨터에서 키보드장치 혹은 마우스장치를 같이 구성시켜 2라인으로 데이터를 통신토록 하는 것은 접속 제어기가 요구된다.Generally, in a personal computer, a keyboard controller or a mouse apparatus is configured together so that data can be communicated in two lines. A connection controller is required.
상기 2라인으로 통신하는 방법은 제3도에서 타이밍도와 같이 클럭신호(3a)에 의해 데이터신호(3b) 즉,8비트 데이터를 전송시키는 것으로 여기서 전송되는 데이터의 구성은 11비트로 구성된다. 상기 구성 비트는 스타트 비트, 데이터 비트 8비트, 패리티 비트, 그리고 스톱 비트로 구성되어 있다. 상기 클럭에 따라 데이터를 전송하기 위한 버스라인은 IBM PC Technical Reference PS/2 모델 80에서 권고한 것을 이용하고, 클럭주기는 60㎲-10㎲로 규정한 것을 이용하며, 일반적으로 처리속도가 느린 장치에서 데이터 통신시 사용된다. 그리고 상기 버스라인을 PC본체와 접속시키기 위해서는 접속제어기가 필요하며, 상기 접속제어기는 보통 8비트 마이콤을 사용한다. 그러나 저가의 제품으로 만들기 위해서는 접속제어기는 버스접속제어 알고리즘을 하드웨어적으로 로직화하여 만들 수 있는데, 그 구성은 제1도와 같이 제1,2데이타변환기(101, 103)에 의해 채널2개를 갖는 접속기로 별도로 구성한다. 상기 제1 데이터 변환기(101)와 제 2데이터변환기(103)의 각각으로부터 키보드 장치와 마우스장치가 접속되는데, 이 구성은 상기와 같이 제1 데이터 변환기(101)와 제 2데이터 변환기(103)를 2개로 복수로 갖는등 구성이 복잡하며, 저가의 제품으로 가고자 하는 목적에 상반되는 것으로 로직구성이 커지게 되는 문제가 있다.In the communication method using the two lines, the data signal 3b, i.e., 8-bit data, is transmitted by the clock signal 3a as shown in the timing diagram of FIG. 3, and the data structure is 11 bits. The configuration bit is composed of a start bit, an data bit 8 bits, a parity bit, and a stop bit. Bus line for transmitting data according to the clock is recommended by IBM PC Technical Reference PS / 2 Model 80, and the clock period is defined as 60 ms-10 ms. Used for data communication in. In order to connect the bus line with the PC main body, a connection controller is required, and the connection controller usually uses an 8-bit microcomputer. However, in order to make a low-cost product, the connection controller can be made by logicing the bus connection control algorithm in hardware. The configuration of which has two channels by the first and second data converters 101 and 103 as shown in FIG. It is configured separately with a connector. A keyboard device and a mouse device are connected from each of the first data converter 101 and the second data converter 103, and this configuration connects the first data converter 101 and the second data converter 103 as described above. The configuration is complicated, such as having a plurality of two, there is a problem that the logic configuration becomes large, as opposed to the purpose of going to a low-cost product.
따라서 본 발명의 목적은 데이터 변환기 1개를 사용하여 2개 채널을 공유시켜 단순하게 복수 채널을 직렬로 접속할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit that can simply connect two channels in series by sharing two channels using one data converter.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 회로도로서, 제1,제2채널부(208,210)의 내부는 데이터 패스(Path)로 인버터가 두개씩 직렬로 N31, N41 및 N32, N42로 구성되어 있으며, 클럭 패스로 인버터가 두 개씩 직렬로 N11, N12 및 N22, N21로 구성되며, 그리고 각 채널의 클럭단(CLK A, B)으로3-스테이트 버퍼(ST11, ST21)의 출력단이 연결되며 입력단은 접지되고, 게이트단은 제1,2수신데이타검출기(204, 206)의 디플립플롭(DF21, DF22)의 출력단(Q)이 연결된다.2 is a circuit diagram according to an embodiment of the present invention, wherein the first and second channel portions 208 and 210 have N31, N41, N32, and N42 in series with two data paths in a data path. Is composed of N11, N12 and N22, N21 in series, and the output stages of the 3-state buffers ST11 and ST21 are connected to the clock stages CLK A and B of each channel, and the input stage is grounded. Is connected to the output terminal (Q) of the flip-flop (DF21, DF22) of the first and second received data detectors (204, 206).
상기 제1, 2수신데이타검출기(204, 206)는 상기 제1, 2채널부(208, 210)의 데이터통로인 인버터(N41, N42)의 각 출력단이 제1, 2수신데이타검출기(204, 206)의 낸드게이트(NA11, NA21)와 통로조정기(202)의 앤드게이트(AN1, AN2)의 각 입력단으로 입력토록 연결되고, 상기 제1, 2채널부(208, 210)의 클럭통로인 인버터(N12, N22)의 각 출력단이 디플립플롭(DF11, DF12)의 데이터단(D)과 통로조정기(202)의 앤드게이트(AN3, AN4)의 각 입력단으로 입력토록 연결되며, 상기 디플립플롭(DF11, DF12)의 클럭단(CK)으로 인가되는 시스템클럭단(CK)의 클럭은 인버터(61)에서 반전하여 제1, 2채널에서 동시에 입력이 있더라도 상승에지와 하강에지에서 다른 시기에 래치시켜 충돌을 방지하며, 그리고 상기 디플립플롭(DF11, DF12)의 각 출력단(Q)이 낸드게이트(NA12, NA22)에 연결되고, 상기 낸드게이트(NA12, NA22)의 각 출력단은 디플립플롭(DF21, DF22)의 클럭단(CK)에 연결되며, 낸드게이트(NA11, NA21)의 각 출력단은 디플립플롭(DF21, DF22)의 데이터단(D)에 연결되고, 상기 디플립플롭(DF21, DF22)의 각 출력단(Q)이 통로조정기(202)와 제1, 2수신 데이터 검출기(204, 206)의 낸드게이트(NA11, NA21) 및 제1, 2채널부(208, 210)의 3-스테이트 버퍼(ST11, ST21)의 게이트로 인가되는데, 상기 제1수신 데이터 검출기(204)의 디플립플롭(DF21)의 출력단(Q)이 통로조정기(202)의 앤드게이트(AN1, AN3)와 제1채널부(204)의 3-스테이트버퍼(ST11)와 제2수신 데이터 검출기(206)의 낸드게이트(NA21)로 인가된다. 상기 제2수신 데이터 검출기(206)의 디플립플ㄹㅂ(DF22)의 출력단(Q)이 통로조정기(202)의 앤드게이트(AN2, AN4)와 제2채널부(210)의 3-스테이트버퍼(ST21)와 제1수신 데이터검출기(204)의 낸드게이트(NA11)로 인가된다. 상기 통로조정기(202)의 상기 앤드게이트(AN1, AN2)의 입력으로 제1, 2채널부(208, 210)의 데이터(DATA 1, 2)가 입력되고, 상기 앤드게이트(AN3, AN4)의 입력으로 제1, 2채널부(208, 210)의 클럭(CLK A, B)이 각각 입력되며, 상기 앤드게이트(AN1, AN2)의 출력은 노아게이트(NO1)로 입력되고, 상기 앤드게이트(AN3, AN4)의 출력은 노아게이트(NO2)로 입력되며, 상기 노아게이트(NO1, NO2)의 출력이 상기 데이터변환기(200)로 입력토록 구성되어 있다.The first and second receiving data detectors 204 and 206 have respective output terminals of the inverters N41 and N42 which are data paths of the first and second channel units 208 and 210, respectively. An inverter which is connected to the input terminals of the NAND gates NA11 and NA21 of the 206 and the AND gates AN1 and AN2 of the passage regulator 202 and is a clock passage of the first and second channel units 208 and 210. Each output terminal of N12 and N22 is connected to the data terminal D of the flip-flop DF11 and DF12 and to each input terminal of the AND gates AN3 and AN4 of the passage regulator 202. The clock of the system clock stage CK applied to the clock stages CK of DF11 and DF12 is inverted by the inverter 61 and latched at different times on the rising edge and the falling edge even when there is an input on the first and second channels simultaneously. To prevent collision, and each output terminal Q of the deflip-flops DF11 and DF12 is connected to the NAND gates NA12 and NA22, and the NAND gates NA12 and NA22 Each output terminal is connected to the clock terminal CK of the deflip-flops DF21 and DF22, and each output terminal of the NAND gates NA11 and NA21 is connected to the data terminal D of the flip-flops DF21 and DF22. The output terminals Q of the deflip-flops DF21 and DF22 are NAND gates NA11 and NA21 and first and second channel portions of the path adjuster 202 and the first and second received data detectors 204 and 206. 208 and 210 are applied to the gates of the three-state buffers ST11 and ST21, and the output terminal Q of the deflip-flop DF21 of the first received data detector 204 is the AND gate of the path adjuster 202. (AN1, AN3), the 3-state buffer ST11 of the first channel unit 204, and the NAND gate NA21 of the second received data detector 206. The output terminal Q of the deflip flip DF22 of the second receiving data detector 206 is connected to the AND gates AN2 and AN4 of the passage regulator 202 and the three-state buffer of the second channel unit 210. It is applied to the NAND gate NA11 of the ST21 and the first receiving data detector 204. Data DATA 1 and 2 of the first and second channel units 208 and 210 are input to the AND gates AN1 and AN2 of the passage adjuster 202 and the AND gates AN3 and AN4 are inputted. The clocks CLK A and B of the first and second channel units 208 and 210 are respectively input, and the outputs of the AND gates AN1 and AN2 are input to the NOA gate NO1, and the AND gate ( The outputs of AN3 and AN4 are input to the NOA gate NO2, and the outputs of the NOA gates NO1 and NO2 are input to the data converter 200.
상기 데이터변환기(200)의 내부는 통로조정기(202)의 노아게이트(NO1)의 출력이 직/병렬변환기(201)의 직렬입력단(SI)으로 입력되고, 노아게이트(NO2)의 출력이 직/병렬변환기(201)의 클럭입력단(CLK)으로 입력되며, 상기 직/병렬변환기(201)에서 하나의 바이트에 대해 8비트로 변환을 완료하였을 때 발생되는 신호를 앤드게이트(AN5, AN6)에 입력하고, 상기 제1수신데이타검출기(204)의 디플립플롭(DF21)의 출력을 상기 앤드게이트(AN5, AN6)에 입력하여 제1,2채널인터럽트요구신호(IRQ A,B)를 발생하도록 구성되어 있으면서 복수의 해당 채널에 대한 제1,2채널 인터럽트요구신호(IRQ A,B)를 발생하여 상기 해당 인트럽트를 요구한 해당 채널의 직렬 수신된 데이터에 대해 병렬로 변환하여 받아 처리하는데, 예를 들어, 제 1채널의 키보드를 통한 입력의 데이터 인지 또는 제2채널의 마우스를 통한 입력의 데이터 인지를 자동적으로 구별되어 처리된다.Inside the data converter 200, the output of the NOA gate NO1 of the passage regulator 202 is input to the serial input terminal SI of the serial / parallel converter 201, and the output of the NOA gate NO2 is directly / It is input to the clock input terminal CLK of the parallel converter 201 and inputs the signal generated when the serial / parallel converter 201 completes the conversion of 8 bits for one byte to the AND gates AN5 and AN6. The first and second channel interrupt request signals IRQ A and B may be generated by inputting the output of the flip-flop DF21 of the first receiving data detector 204 to the AND gates AN5 and AN6. While generating first and second channel interrupt request signals IRQ A and B for a plurality of channels, converting and receiving in parallel the serially received data of the channel for which the interrupt is requested. For example, data recognition of the input through the keyboard of the first channel or the second channel Are processed is automatically distinguished whether the data input through the mouse.
제3도는 제3도는 일반적인 클럭에 따라 데이터 전송 파형도로써 (3a)는 클럭파형이며, (3b)는 데이터 파형예이다.3 is a data transmission waveform diagram according to a general clock, in which 3a is a clock waveform and 3b is an example of a data waveform.
따라서 본 발명의 구체적 일 실시예를 제1도-제3도를 참조하여 상세히 설명하면, 제2도에서 제1,2채널부(208, 210)중 제1채널부(208)에서 동작예를 설명하면, 제1채널의 데이터단(DATA A)의 데이터는 인버터(N41, N31)를 통하여 들어오고, 제1채널의 클럭단(CLK A)의 클럭은 인버터(N12, N11)를 통해 들어온다. 상기 데이터는 낸드게이트(NA11) 및 앤드게이트(AN1)에 인가되며, 상기 클럭은 디플립플롭(DF11)과 앤드게이트(AN3)로 인가된다. 상기 디플립플롭(DF11)은 시스템클럭단(CK)인 인버터(N1)를 통한 조정클럭에 의해 인버터(N12)의 출력을 래치한다. 그리고 상기 인버터(N41)의 데이터를 낸드게이트(NA11)에 입력하면 제 2수신 데이터 검출기(206)의 디플립플롭(DF22)의 출력단(Q)의 출력은 이전 입력데이타 없었으므로 로우가 된다. 상기 로우신호가 낸드게이트(NA11)에 인가될시 출력은 하이가 되어 낸드게이트(NA12)에서 발생되는 클럭에 의해 디플립플롭(DF21)의 클럭단(CK)으로 제공되어 래치한다. 이때 디플립플롭(DF21)의 출력은 하이가 된다. 이는 데이터변환기(200)의 앤드게이트(AN5, AN6)와 통로조정기(202)의 앤드게이트(AN1, AN3), 제1채널부(208)의 3-스테이트버퍼(ST11)의 게이트에 인가된다. 상기 제1채널부(208)의 3-스테이트버퍼(ST11)의 게이트에 인가된다. 상기 제1채널부(208)의 3-스테이트버퍼(ST11)에서는 디스에이블되므로 정상적으로 클럭단(CLK A)의 클럭이 입력되며, 한편 제2채널부(210)의 3-스테이트버퍼(ST21)의 게이트는 로우가 인가되므로 인에이블되어 클럭단(CLK B)의 클럭이 있더라도 입력되지 못하고 패싱된다. 그리고 상기 제1채널부(208)의 인버터(N41, N12)를 통하는 데이터와 클럭은 앤드게이트(AN1, AN3)를 통해 노아게이트(NO1, NO2)를 지나 데이터변환기(200)의 직/병렬변환기(201)에 인가한다. 한편, 상기 노아게이트(NO1)을 통하여 출력된 직렬데이타는 병렬로 상기 노아게이트(NO2)를 통해 출력된 클럭에 의해 병렬로 변환된다. 상기 일정 길이의 직렬데이타에 대해 병렬로 변환이 완료되면 완료결과신호를 상기 앤드게이트(AN5, AN6)에 인가 한다. 상기 통로조정기(202)의 디플립플롭(DF21)의 출력이 하이 였으므로 인버터(N1)에 의해 상기 앤드게이트(AN6)로의 출력은 없어 나타나지 않으며, 인버터(AN5)를 통해 제1채널인터럽트요구신호(IRQ A)를 발생하여 제어부에 제공되어 제어부는 상기 직/병렬변환기(201)에서 변환된 데이터가 제1채널데이터임을 인식하고 이에 따른 처리를 한다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3, and an operation example of the first channel unit 208 among the first and second channel units 208 and 210 is illustrated in FIG. 2. In other words, the data of the data terminal DATA A of the first channel is input through the inverters N41 and N31, and the clock of the clock terminal CLK A of the first channel is input through the inverters N12 and N11. The data is applied to the NAND gate NA11 and the AND gate AN1, and the clock is applied to the flip-flop DF11 and the AND gate AN3. The flip-flop DF11 latches the output of the inverter N12 by the adjustment clock through the inverter N1 which is the system clock stage CK. When the data of the inverter N41 is input to the NAND gate NA11, the output of the output terminal Q of the deflip-flop DF22 of the second receiving data detector 206 becomes low since there is no previous input data. When the low signal is applied to the NAND gate NA11, the output becomes high and is supplied to the clock terminal CK of the deflip-flop DF21 by the clock generated by the NAND gate NA12 to latch. At this time, the output of the flip-flop DF21 becomes high. This is applied to the AND gates AN5 and AN6 of the data converter 200, the AND gates AN1 and AN3 of the path adjuster 202, and the gates of the three-state buffer ST11 of the first channel unit 208. The gate of the three-state buffer ST11 of the first channel portion 208 is applied. Since the three-state buffer ST11 of the first channel unit 208 is disabled, the clock of the clock terminal CLK A is normally input, while the three-state buffer ST21 of the second channel unit 210 is input. Since the gate is applied with low, the gate is enabled so that even if the clock of the clock stage CLK B is not input, the gate is passed. The data and the clock through the inverters N41 and N12 of the first channel unit 208 pass through the NOA gates NO1 and NO2 through the AND gates AN1 and AN3 and are in parallel / parallel converters of the data converter 200. To 201. Meanwhile, serial data output through the NOA gate NO1 is converted in parallel by a clock output through the NOA gate NO2 in parallel. When the conversion is completed in parallel with respect to the serial data of the predetermined length, a completion result signal is applied to the AND gates AN5 and AN6. Since the output of the deflip-flop DF21 of the passage regulator 202 was high, the output from the inverter N1 to the AND gate AN6 does not appear, and the first channel interrupt request signal through the inverter AN5 does not appear. IRQ A) is generated and provided to the controller so that the controller recognizes that the data converted by the serial / parallel converter 201 is first channel data and processes accordingly.
한편, 제 2채널데이타에서도 상기한 동일한 방법으로 실행하며, 상기 제2채널데이터 및 클럭이 제2채널부(210)의 인버터(N42, N32), (N22, N21)를 통해 제 2수신데이타검출기(206)에 입력되면 제 1수신데이타검출기(204)의 디플립플롭(DF21)의 출력단(Q)은 로우가 되고, 상기 제 2수신데이타검출기(206)의 디플립플롭(DF22)의 출력단(Q)은 하이가 되어 통로조정기(202)의 앤드게이트(AN2)에 인가된다. 이때 상기 인버터(N42)를 통한 데이터를 통과시키고, 앤드게이트(AN4)에 인가되어 인버터(N22)를 통한 클럭을 통과시켜 노아게이트(NO1, NO2)를 통해 데이터변화기(200)의 직/병렬변환기(201)에 입력하여 병렬데이타로 변환되도록 한다. 그리고 상기 제 1수신데이타검출기(204)의 디플립플롭(DF21)의 출력단(Q)의 로우가 데이터변환기(200)의 인버터(N1)을 통해 하이가 되어 앤드게이크(AN6)을 통해 상기 직/병렬변환기(201)에서 데이터 변환에 따른 제2채널의 인터럽트요구신호(IRQ B)를 발생하도록 구성되어 있다. 그리고 클럭단(CK)에서 인버터(N61)을 둔 것은 제1,2채널로 데이터가 동시에 입력하더라도 인버터(N1)에서 클럭을 반전하여 제1,2수신데이타검출기(204, 206)의 디플립플롭(DF11, DF12)에서 제1,2채널의 클럭에 대해 상승에지에서 래치하느냐 하강에지에서 래치하느냐를 결정하므로 동시에 데이터의 입력이 있더라도 충돌되는 것이 없이 오동작을 방지한다.In the meantime, the second channel data is executed in the same manner as described above, and the second channel data and the clock are transmitted through the inverters N42 and N32 and N22 and N21 of the second channel unit 210. If it is input to 206, the output terminal Q of the de-flop flop DF21 of the first receiving data detector 204 becomes low, and the output terminal of the de-flop flop DF22 of the second receiving data detector 206 ( Q) becomes high and is applied to the AND gate AN2 of the passage regulator 202. In this case, the data through the inverter N42 is passed, and is applied to the AND gate AN4 to pass the clock through the inverter N22, and through the NOA gates NO1 and NO2, the serial / parallel converter of the data changer 200. Input to 201 to convert to parallel data. The low end of the output terminal Q of the deflip-flop DF21 of the first receiving data detector 204 becomes high through the inverter N1 of the data converter 200, and the straight through the AND gate AN6. The parallel converter 201 is configured to generate the interrupt request signal IRQ B of the second channel in accordance with the data conversion. The inverter N61 at the clock stage CK is inverted the clock at the inverter N1 even though data is simultaneously input to the first and second channels, so that the flip-flops of the first and second receiving data detectors 204 and 206 are provided. In DF11 and DF12, it is determined whether to latch on the rising edge or the falling edge with respect to the clocks of the first and second channels, and thus prevents a malfunction without colliding even if data is input.
상술한 바와같이 데이터 변환기 1개를 사용하여 2개 채널을 공유하므로 로직수를 줄일 수 있어 낮은 제품가격 즉, 원가절감의 이점이 있다.As described above, since two channels are shared by using one data converter, the number of logics can be reduced, thereby reducing the cost of the product.
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