KR0168775B1 - D plip plop - Google Patents

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KR0168775B1
KR0168775B1 KR1019950064420A KR19950064420A KR0168775B1 KR 0168775 B1 KR0168775 B1 KR 0168775B1 KR 1019950064420 A KR1019950064420 A KR 1019950064420A KR 19950064420 A KR19950064420 A KR 19950064420A KR 0168775 B1 KR0168775 B1 KR 0168775B1
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김용범
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현대전자산업주식회사
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Abstract

본 발명은 대부분의 디바이스(Device)에 사용되는 시퀀셜(sequential)회로에 기본적으로 사용되는 D플립플롭에 관한 것으로, 패스 트랜지스터(Pass Transistor)를 적절히 이용하여 게이트의 수를 줄여서 칩 영역을 줄이고, 출력과 출력의 인버팅되는 부분을 동시에 이용하여 포지티브 피드백(positive feed back)형식으로 래치(latch)가 이루어지도록 하므로써 속도(speed)를 향상시키기 위한 것이다.The present invention relates to a D flip-flop, which is basically used in a sequential circuit used in most devices, and reduces chip area by reducing the number of gates by appropriately using a pass transistor. This is to improve the speed by latching in the form of positive feed back by using the inverted part of the and output at the same time.

따라서, 본 발명은 속도나 칩 영역 측면에서 보다 효율적으로, 대부분의 디바이스에 사용되는 시퀀셜 로직(sequential logic)에 적용하는 경우 보다 빠르고 칩 영역도 적게 구성할 수 있는 효과가 있다.Therefore, the present invention is more efficient in terms of speed and chip area, and can be configured faster and with less chip area when applied to sequential logic used in most devices.

Description

D플립플롭D flip flop

제1도는 종래의 D플립플롭의 회로도.1 is a circuit diagram of a conventional D flip-flop.

제2도(a)(b)(c)(d)는 제1도의 각 부분의 신호 파형도.(A), (b), (c), and (d) are signal waveform diagrams of respective parts of FIG.

제3도는 D플립플롭의 진리치표.3 is the truth table of D flip-flop.

제4도는 본 발명에 의한 D플립플롭의 회로도.4 is a circuit diagram of a D flip-flop according to the present invention.

제5도 (a)(b)(c)(d)는 제4도의 각 부분의 신호 파형도.(A) (b) (c) (d) is a signal waveform diagram of each part of FIG.

제6도는 D플립플롭의 진리치료.6 is the truth treatment of D flip-flop.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MP1, MP2, MP3, MP4 : PMOS 트랜지스터MP1, MP2, MP3, MP4: PMOS transistors

MN1, MN2, MN3, MN4, MN5, MN6 : NMOS 트랜지스터MN1, MN2, MN3, MN4, MN5, MN6: NMOS Transistors

11, 12, 13, 14, 15 : 인버터 16, 17 : 래치11, 12, 13, 14, 15: Inverter 16, 17: Latch

본 발명은 대부분의 전자 디바이스(Device)에 사용되는 시퀀셜(sequential)회로에 기본적으로 사용되는 D플립플롭에 관한 것이다.The present invention relates to a D flip-flop that is basically used in a sequential circuit used in most electronic devices.

제1도는 종래의 D플립플롭의 회로도로, 네가티브 에지 트리거드 D플립플롭(Negative Edge Triggered D f/f)의 구성을 나타내고, 제2도는 제1도의 각부분의 신호 파형도이고, 제3도는 D플립플롭의 진리치표이다.FIG. 1 is a circuit diagram of a conventional D flip-flop, showing the configuration of a negative edge triggered D flip-flop. FIG. 2 is a signal waveform diagram of each part of FIG. 1, and FIG. This is the truth table for D flip-flop.

종래의 네가티브 에지 트리거드 D플립플롭은 제1도에 도시한 바와 같이 입력되는 데이터(D)와 클럭(CLK)을 부정 논리곱하는 낸드 게이트(2), 입력되는 데이터(D)를 반전시키는 인버터(1), 인버터(1)의 출력과 입력되는 클럭(CLK)을 부정 논리곱하는 낸드 게이트(3), 낸드 게이트(2)의 출력을 일입력으로 하여 부정 논리곱하는 낸드 게이트(4), 낸드 게이트(4)의 출력(Q1)과 낸드 게이트(3)의 출력을 부정 논리곱하여 상기 낸드 게이트(4)의 타입력으로 출력하는 낸드 게이트(5), 입력되는 클럭(CLK)을 반전시키는 인버터(10), 낸드 게이트(4)의 출력(Q1)과 인버터(10)의 출력을 부정 논리곱하는 낸드 게이트(6), 낸드 게이트(5)의 출력(/Q1)과 인버터(10)의 출력을 부정 논리곱하는 인버터(7),인버터(6)의 출력을 일입력으로 하여 부정 논리곱하여 출력 신호(Q)를 출력하는 낸드 게이트(8), 및 낸드 게이트(8)의 출력(Q)과 낸드 게이트(7)의 출력을 부정 논리곱하여 낸드 게이트(8)의 타입력으로 반전출력신호(/Q)를 출력하는 낸드 게이트(9)로 구성된다.In the conventional negative edge triggered D flip-flop, as shown in FIG. 1, an NAND gate 2 that negatively multiplies the input data D and the clock CLK, and an inverter that inverts the input data D, 1), a NAND gate 3 which negatively ANDs the output of the inverter 1 and the clock CLK input thereto, and a NAND gate 4 and a NAND gate that negatively ANDs the output of the NAND gate 2 as one input. Inverter 10 which inverts the output Q1 of 4) and the output of NAND gate 3 and inverts the NAND gate 5 for outputting the NAND gate 4 by the type force of the NAND gate 4, and the input clock CLK. Negatively multiplying the output Q1 of the NAND gate 4 and the output of the inverter 10 by Negatively ANDing the output N / Q1 of the NAND gate 5 and the output of the inverter 10. NAND gay outputting the output signal Q by performing negative AND multiplication with the output of the inverter 7 and the inverter 6 as one input (8) and a NAND gate 9 which outputs an inverted output signal / Q with the type force of the NAND gate 8 by performing a negative AND on the output Q of the NAND gate 8 and the output of the NAND gate 7. It is composed of

이와 같이 구성되는 종래의 제가티브 에지 트리거드 D플립플롭은 제2도에 도시한 바와 같은 타이밍으로 동작한다.The conventional negative edge triggered D flip-flop configured as described above operates at the timing as shown in FIG.

즉, 제2도(b)에 도시한 데이터(D)가 입력되면 제2도(a)에 도시한 클럭(CLK)에 따라 낸드 게이트(4)에서 제2도(c)에 도시한 바와 같이 신호(Q1)를 출력하게 된다. 이와 같이 출력되는 신호(Q1)는 인버터(10)에 의해 반전된 클럭(/CLK)에 따라 제2도(d)에 도시한 바와 같이 출력 신호(Q)로 낸드 게이트(8)에서 출력된다.That is, when the data D shown in FIG. 2B is input, as shown in FIG. 2C in the NAND gate 4 according to the clock CLK shown in FIG. 2A. The signal Q1 is output. The signal Q1 output in this manner is output from the NAND gate 8 as an output signal Q as shown in FIG. 2D according to the clock / CLK inverted by the inverter 10.

이와 같은 D플립풀롭의 데이타(D)와 클럭(CLK)에 의한 진리값은 제3도에 도시한 바와 같다.The truth values of the D flip-flop data D and the clock CLK are as shown in FIG.

그런데, 종래의 D플립플롭은 유니버셜 게이트를 사용하여 8개의 낸드 게이트와 2개의 인버터로 구성되므로 필요한 트랜지스터의 총 개수를 8×4+2×2=36개가 된다.However, since the conventional D flip-flop is composed of eight NAND gates and two inverters using a universal gate, the total number of transistors required is 8 × 4 + 2 × 2 = 36.

즉, 하나의 낸드 게이트는 4개의 트랜지스터로 이루어지고 하나의 인버터는 2개의 트랜지스터로 이루어지므로 하나의 D플립플롭을 구성하기 위해서는 총 36개의 트랜지스터가 필요하다.That is, since one NAND gate is composed of four transistors and one inverter is composed of two transistors, a total of 36 transistors are required to configure one D flip-flop.

따라서 종래의 D플립플롭은 칩 영역(chip area)이 커지게 되는 문제점이 있었다.Therefore, the conventional D flip-flop has a problem in that a chip area becomes large.

상기 문제점을 개선하기 위한 본 발명은 패스 트랜지스터(Pass Transistor)를 적절히 이용하여 게이트의 수를 줄여서 칩 영역을 줄이고, 출력과 출력의 인버팅되는 부분을 동시에 이용하여 포지티브 피드백(positive feed back)형식으로 래치(latch)가 이루어지도록 하므로써 속도(speed)를 향상시키기 위한 D플립플롭을 제공함에 그 목적이 있다.In order to solve the above problems, the present invention reduces the chip area by reducing the number of gates by appropriately using a pass transistor, and uses a positive feed back type by simultaneously using an output and an inverted portion of the output. The purpose is to provide a D flip-flop to improve speed by allowing latches.

상기 목적을 달성하기 위해 본 발명에 의한 D플립플롭은 입력되는 클럭을 반전시키는 인버터, 상기 인버터의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 제1 PMOS 트랜지스터, 상기 인버터의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 제2 PMOS 트랜지스터, 입력되는 데이터를 게이트 입력으로 하고 상기 제1 PMOS 트랜지스터의 드레인에 드레인이 연결된 제1NMOS트랜지스터, 입력되는 반전된 데이터를 게이트 입력으로 하고 제2 PMOS트랜지스터의 드레인에 드레인이 연결된 제2 NMOS트랜지스터, 상기 제1 및 제2 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 클럭을 게이트 입력으로 하는 제3 NMOS트랜지스터, 상기 제1 및 제2 PMOS트랜지스터의 드레인에 연결되어 제1출력과 제1반전 출력을 출력하는 제1래치, 상기 클럭을 게이트 입력으로 하고 전원에 소오스가 연결된 제3 PMOS 트랜지스터, 상기 클럭을 게이트 입력으로 하고 전원에 소오스가 연결된 제4 PMOS 트랜지스터, 상기 제1 래치의 제1 출력을 게이트 입력으로 하고 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결된 제4 NMOS트랜지스터, 상기 제1래치의 제1반전 출력을 게이트 입력으로 하고 제4 PMOS트랜지스터의 드레인에 드레인이 연결된 제5 NMOS트랜지스터, 상기 제4 및 제5 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 인버터의 출력을 게이트 입력으로 하는 제6 NMOS트랜지스터, 및 상기 제3 및 제4 PMOS트랜지스터의 드레인에 연결되어 제2출력과 제2반전 출력을 출력하는 제2래치로 구성되는 것을 특징으로 한다.In order to achieve the above object, the D flip-flop according to the present invention is an inverter for inverting an input clock, an output of the inverter as a gate input, a first PMOS transistor having a source connected to a power supply, and an output of the inverter as a gate input. A second PMOS transistor whose source is connected to a power source, a data input being a gate input, and a first NMOS transistor having a drain connected to the drain of the first PMOS transistor, and an inverted data input as a gate input, and a drain of the second PMOS transistor. A second NMOS transistor having a drain connected thereto, a drain connected to a source of the first and second NMOS transistors, a third NMOS transistor having the clock as a gate input, and a drain connected to the drains of the first and second PMOS transistors. A first latch for outputting an output and a first inverting output, the clock being a gate input And a third PMOS transistor having a source connected to a power supply, the clock as a gate input, a fourth PMOS transistor having a source connected to a power supply, and a first output of the first latch serving as a gate input, and draining the drain of the third PMOS transistor. A fourth NMOS transistor connected to the fourth NMOS transistor having a drain connected to a drain of the fourth PMOS transistor, and a drain connected to a source of the fourth and fifth NMOS transistors; And a second latch connected to drains of the third and fourth PMOS transistors, the sixth NMOS transistor having the output of the inverter as a gate input, and outputting a second output and a second inverted output. .

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명에 의한 D플립플롭의 회로도이고, 제5도는 제4도의 각 부분의 신호 파형도이고, 제6도는 D플립플롭의 진리치료이다.4 is a circuit diagram of a D flip flop according to the present invention, FIG. 5 is a signal waveform diagram of each part of FIG. 4, and FIG. 6 is a truth treatment of a D flip flop.

본 발명에 의한 D플립플롭은 제4도에 도시한 바와 같이 입력되는 클럭(CLK)을 반전시키는 인버터(11), 인버터(11)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 PMOS트랜지스터(MP1), 인버터(11)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 PMOS트랜지스터(MP2), 입력되는 데이터(D)를 게이트 입력으로 하고 PMOS트랜지스터(MP1)의 드레인에 드레인이 연결된 NMOS트랜지스터(MN1),입력되는 반전된 데이터(/D)를 게이트 입력으로 하고 PMOS트랜지스터(MP2)의 드레인에 드레인이 연결된 NMOS트랜지스터(MN2), NMOS트랜지스터(MN1, MN2)의 소오스에 드레인이 연결되고 클럭(CLK)을 게이트 입력으로 하는 NMOS트랜지스터(MN3),PMOS트랜지스터(MP1, MP2)의 드레인에 연결되어 출력과 반전 출력(Q1, /Q1)을 출력하는 래치(16), 클럭(CLK)을 게이트 입력으로 하고 전원에 소오스가 연결된 PMOS 트랜지스터(MP3), 클럭(CLK)을 게이트 입력으로 하고 전원에 소오스가 연결된 PMOS 트랜지스터(MP4), 래치(16)의 출력(Q1)을 게이트 입력으로 하고 PMOS트랜지스터(MP3)의 드레인에 드레인이 연결된 NMOS트랜지스터(MN4), 래치(16)의 반전 출력(/Q1)을 게이트 입력으로 하고 PMOS트랜지스터(MP4)의 드레인에 드레인이 연결된 NMOS트랜지스터(MN5), NMOS트랜지스터(MN4, MN5)의 소오스에 드레인이 연결되고 인버터(11)의 출력을 게이트 입력으로 하는 NMOS트랜지스터(MN6), 및 PMOS트랜지스터(MP3, MP4)의 드레인에 연결되어 출력과 반전 출력(Q. /Q)을 출력하는 래치(17)로 구성된다.As shown in FIG. 4, the D flip-flop according to the present invention includes an inverter 11 for inverting the clock CLK inputted therein and a PMOS transistor MP1 having a source connected to an output of the inverter 11 as a gate input. ), An NMOS transistor (MN1) having an output of the inverter 11 as a gate input, a PMOS transistor (MP2) having a source connected to a power source, and an input data (D) as a gate input, and a drain connected to a drain of the PMOS transistor (MP1). ), The drain is connected to the source of the NMOS transistors (MN2) and NMOS transistors (MN1, MN2) having the input inverted data (/ D) as the gate input and the drain connected to the drain of the PMOS transistor (MP2), and the clock (CLK). Is connected to the drains of the NMOS transistor MN3 and the PMOS transistors MP1 and MP2, and the latch 16 and the clock CLK are output to the gate input. And source on power The connected PMOS transistor MP3 and the clock CLK are gate inputs, and the output Q1 of the PMOS transistor MP4 and latch 16 connected to the power source is the gate input, and the drain is drained to the drain of the PMOS transistor MP3. Sources of the NMOS transistors MN5 and NN transistors MN4 and MN5 having the connected NMOS transistors MN4 and the inverted outputs / Q1 of the latch 16 as gate inputs and whose drains are connected to the drains of the PMOS transistors MP4. A latch is connected to the drain of the NMOS transistor MN6 having the drain connected to the gate 11 and the output of the inverter 11 as the gate input, and the output of the output and the inverted output Q. / Q connected to the drains of the PMOS transistors MP3 and MP4. 17).

여기서, 래치(16)는 PMOS트랜지스터(MP2)의 드레인에 입력단이 연결되어 반전 출력(/Q1)을 출력하는 인버터(12), 및 PMOS트랜지스터(MP1)의 드레인과 인버터(12)의 입력단에 연결되고 인버터(12)의 입력단에 출력단이 연결되어 출력(Q1)을 출력하는 인버터(13)로 구성된다.Here, the latch 16 is connected to the input terminal of the inverter 12 and the drain of the PMOS transistor MP1 and the input terminal is connected to the drain of the PMOS transistor MP2 and outputs the inverted output / Q1, and the input terminal of the inverter 12. And an output terminal connected to an input terminal of the inverter 12 and configured to output an output Q1.

또한, 래치(17)는 PMOS트랜지스터(MP4)의 드레인에 입력단이 연결되어 출력(Q)을 출력하는 인버터(14), 및 PMOS트랜지스터(MP3)의 드레인과 인버터(14)의 출력단에 입력단이 연결되고 인버터(14)의 입력단에 출력단이 연결되어 반전출력(/Q)을 출력하는 인버터(15)로 구성된다.In addition, the latch 17 has an input terminal connected to the drain of the PMOS transistor MP4 to output the output Q, and an input terminal connected to the drain of the PMOS transistor MP3 and the output terminal of the inverter 14. And an output terminal connected to an input terminal of the inverter 14 and configured to output an inverted output (/ Q).

이와 같이 구성되는 본 발명에 의한 D플립플롭의 동작을 제5도(a)(b)(c)(d)와 제6도를 참조하여 설명한다.The operation of the D flip-flop according to the present invention configured as described above will be described with reference to FIGS. 5 (a) (b) (c) (d) and FIG.

제5도(a)는 입력되는 클럭(CLK)의 신호 파형도이고, 제5도(b)는 입력되는 데이터(D)의 신호 파형도이고, 제5도(c)는 출력(Q1)의 신호 파형도이고, 제5도(d)는 출력(Q)의 신호 파형도이다.FIG. 5A is a signal waveform diagram of an input clock CLK, FIG. 5B is a signal waveform diagram of input data D, and FIG. 5C is a waveform diagram of an output Q1. 5 is a signal waveform diagram of the output Q. FIG.

제5도(a)에 도시한 바와 같이 클럭(CLK)이 하이(high)로 천이(transition)가 일어나면 제5도(b)에 도시한 데이터(D)와 반전 데이터(/D)는 PMOS 트랜지스터(MP1, MP2)와 NMOS 트랜지스터(MN1, MN2, MN3)에의해 제5도(c)에 도시한 바와 같이 각각 출력(Q1)과 반전 출력(/Q1)으로 전달된다.As shown in FIG. 5A, when the clock CLK transitions high, the data D and the inverted data / D shown in FIG. 5B are PMOS transistors. (MP1, MP2) and NMOS transistors MN1, MN2, MN3 are transferred to output Q1 and inverted output / Q1, respectively, as shown in FIG.

또한, 제5도(a)에 도시한 바와 같이 클럭(CLK)이 로우(Low)로 천이(transition)가 일어나면 제5도(c)에 도시한 출력(Q1)과 반전 출력(/Q1)는 PMOS 트랜지스터(MP3, MP4)와 NMOS 트랜지스터(MN4, MN5, MN6)에 의해 제5도(라)에 도시한 바와 같이 각각 출력(Q)과 반전 출력(/Q)으로 전달된다.Also, as shown in FIG. 5A, when the clock CLK transitions to low, the output Q1 and the inverted output QL shown in FIG. The PMOS transistors MP3 and MP4 and the NMOS transistors MN4, MN5 and MN6 are transferred to the output Q and the inverted output / Q as shown in FIG.

이에 따라 D플립플롭의 기능을 하게 된다.This will function as a D flip flop.

여기서 일반적인 로직 회로와는 달리 출력(Q1, /Q1), 또는 출력(Q, /Q)과 같이 출력을 출력되는 신호 뿐만 아니라 인버팅되는 신호를 동시에 이용하므로써 서로 천이가 빠르게 수행되는 구조를 갖는다.Here, unlike the general logic circuit, a transition is quickly performed with each other by simultaneously using an inverted signal as well as an output signal such as an output Q1, / Q1, or an output Q, / Q.

즉, 출력(Q)이 하이(high) 또는 로우(low)이면 출력(/Q)은 로우 또는 하이 상태로 천이를 빠르게 할 수 있도록 래치(17)를 포함하는 구조로 되어 있다.That is, when the output Q is high or low, the output / Q has a structure including a latch 17 so that the transition can be quickly made low or high.

또한 칩 영역 측면에서 살펴보면 본 발명에 의한 D플립플롭은 5개의 인버터(11, 12, 13, 14, 15)와 10개의 트랜지스터로 구성되므로 총20개와 트랜지스터가 필요하다. 즉, 하나의 인버터는 2개의 트랜지스터로 구성되므로 본 발명에 의한 D플립플롭은 총 20개의 트랜지스터가 필요하다.In addition, in terms of the chip area, the D flip-flop according to the present invention is composed of five inverters 11, 12, 13, 14, and 15 and 10 transistors, so a total of 20 and transistors are required. That is, since one inverter consists of two transistors, the D flip-flop according to the present invention requires a total of 20 transistors.

따라서 본 발명에 의한 D플립플롭은 36개의 트랜지스터가 필요한 종래의 D플립플롭에 비해 매우 적은 수의 트랜지스터가 필요하므로 칩 영역면에서 매우 효율적이다.Therefore, the D flip-flop according to the present invention is very efficient in terms of chip area since a very small number of transistors are required compared to the conventional D flip-flop, which requires 36 transistors.

이상에서 설명한 바와 같이 본 발명에 의한 D플립플롭은 속도나 칩 영역 측면에서 보다 효율적이므로, 대부분의 디바이스에 사용되는 시퀀셜 로직(sequential logic)에 적용하는 경우 보다 빠르고 칩 영역도 적게 구성할 수 있는 효과가 있다.As described above, since the D flip-flop according to the present invention is more efficient in terms of speed and chip area, it is faster and less chip area when applied to sequential logic used in most devices. There is.

Claims (3)

입력되는 클럭(CLK)을 반전시키는 제1인버터(11), 상기 제1인버터(11)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 제1 PMOS트랜지스터(MP1), 상기 제1인버터(11)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결된 제2 PMOS트랜지스터(MP2), 입력되는 데이터(D)를 게이트 입력으로 하고 상기 제1 PMOS트랜지스터(MP1)의 드레인에 드레인이 연결된 제1 NMOS트랜지스터(MN1), 입력되는 반전된 데이터(/D)를 게이트 입력으로 하고 제2 PMOS트랜지스터(MP2)의 드레인에 드레인이 연결된 제2 NMOS트랜지스터(MN2), 상기 제1 및 제2 NMOS트랜지스터(MN1, MN2)의 소오스에 드레인이 연결되고 상기 클럭(CLK)을 게이트 입력으로 하는 제3 NMOS트랜지스터(MN3), 상기 제1 및 제2 PMOS트랜지스터(MP1, MP2)의 드레인에 연결되어 제1출력과 제1반전 출력(Q1, /Q1)을 출력하는 제1래치(16),상기 클럭(CLK)을 게이트 입력으로 하고 전원에 소오스가 연결된 제3 PMOS트랜지스터(MP3), 상기 클럭(CLK)을 게이트 입력으로 하고 전원에 소오스가 연결된 제4 PMOS트랜지스터(MP4), 상기 제1래치(16)의 제1출력(Q1)을 게이트 입력으로 하고 상기 제3 PMOS트랜지스터(MP3)의 드레인에 드레인이 연결된 제4 NMOS트랜지스터(MN4), 상기 제1래치(16)의 제1반전 출력(/Q1)을 게이트 입력으로 하고 제4 PMOS트랜지스터(MP4)의 드레인에 드레인이 연결된 제5 NMOS 트랜지스터(MN5), 상기 제4 및 제5 NMOS트랜지스터(MN4, MN5)의 소오스에 드레인이 연결되고 상기 제1인버터(11)의 출력을 게이트 입력으로 하는 제6 NMOS트랜지스터(MN6), 및 상기 제3 및 제4 PMOS트랜지스터(MP3, MP4)의 드레인에 연결되어 제2출력과 제2반전출력(Q, /Q)을 출력하는 제2래치(17)로 구성되는 것을 특징으로 하는 D플립플롭.The first inverter 11 which inverts the input clock CLK, the first PMOS transistor MP1 having a source connected to the power supply as the gate input of the output of the first inverter 11, and the first inverter 11. A first NMOS transistor having an output of a gate input, a second PMOS transistor MP2 having a source connected to a power supply, and a data D being input as a gate input, and a drain connected to a drain of the first PMOS transistor MP1. MN1), a second NMOS transistor MN2 having the input inverted data / D as a gate input and having a drain connected to a drain of the second PMOS transistor MP2, and the first and second NMOS transistors MN1 and MN2. Is connected to the drain of the third NMOS transistor MN3 and the first and second PMOS transistors MP1 and MP2 having the drain connected to the source of the source and the clock CLK as a gate input. First latch 16 for outputting inverted output (Q1, / Q1), The A third PMOS transistor MP3 having a gate CLK as a gate input and a source connected to the power supply, a fourth PMOS transistor MP4 having a source connected to the power source with the clock CLK as a gate input and the first latch The fourth NMOS transistor MN4 and the first inverted output of the first latch 16 connected to the drain of the third PMOS transistor MP3 and the first output Q1 of the first gate Q16 are connected to the drain of the third PMOS transistor MP3. A fifth NMOS transistor MN5 having Q1) as a gate input and a drain connected to a drain of a fourth PMOS transistor MP4, a drain connected to a source of the fourth and fifth NMOS transistors MN4 and MN5, and the fourth connected to the drain of the fourth PMOS transistor MP4. The second and second inverted outputs Q, connected to the sixth NMOS transistor MN6 having the output of the first inverter 11 as a gate input, and the drains of the third and fourth PMOS transistors MP3 and MP4, respectively. D flip-flop, characterized in that it comprises a second latch (17) for outputting / Q). 제1항에 있어서, 상기 제1래치(16)는 상기 제2 PMOS트랜지스터(MP2)의 드레인에 입력단이 연결되어 제1반전 출력(/Q1)을 출력하는 제2인버터(12), 및 상기 제1 PMOS트랜지스터(MP1)의 드레인과 제2인버터(12)의 입력단에 입력단이 연결되고 상기 제2인버터(12)의 입력단에 출력단이 연결되어 제1출력(Q1)을 출력하는 제3인버터(13)로 구성되는 것을 특징으로 하는 D플립플롭.The second inverter 12 of claim 1, wherein the first latch 16 has an input terminal connected to a drain of the second PMOS transistor MP2, and outputs a first inverting output / Q1. A third inverter 13 having an input terminal connected to the drain of the first PMOS transistor MP1 and an input terminal of the second inverter 12 and an output terminal connected to the input terminal of the second inverter 12 to output the first output Q1. D flip-flop, characterized in that consisting of). 제1항에 있어서, 상기 제2 래치(17)는 상기 제4 PMOS트랜지스터(MP4)의 드레인에 입력단이 연결되어 제2출력(Q)을 출력하는 제2인버터(14), 및 상기 제3 PMOS트랜지스터(MP3)의 드레인과 제2인버터(14)의 출력단에 입력단이 연결되고 상기 제2인버터(14)의 입력단에 출력단이 연결되어 제2 반전출력(/Q)을 출력하는 제3인버터(15)로 구성되는 것을 특징으로 하는 D플립플롭.2. The second latch 17 of claim 1, wherein an input terminal of the second latch 17 is connected to a drain of the fourth PMOS transistor MP4 to output a second output Q, and the third PMOS. A third inverter 15 having an input terminal connected to a drain of the transistor MP3 and an output terminal of the second inverter 14 and an output terminal connected to an input terminal of the second inverter 14 to output a second inverted output / Q. D flip-flop, characterized in that consisting of).
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