KR0168016B1 - High speed bi-cmos semiconductor device and its manufacture - Google Patents
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Abstract
본 발명은 트렌치 공정에 의해 기생 정전용량(Parasitic Capacitance)을 최소하하여 고속으로 구현한 고속 바이-시모스 반도체 장치 및 그 제조 방법에 관한 것으로, 쉘로우 트랜치를 적용하여 토폴로지를 개선하고, 베이스 폴리 형성 공정을 생략하여 공정을 단순화 하였으며, 콜렉터-베이스 간의 LOCOS를 생략하여 칩 크기를 축소하고, 평탄화 문제를 해결하여 다층 배선 구조를 성취할 수 있도록 한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed bis-semiconductor semiconductor device and a method for manufacturing the same, wherein parasitic capacitance is minimized by a trench process and implemented at a high speed. By simplifying the process, the process was simplified, and the LOCOS between the collector and the base was omitted to reduce the chip size and to solve the planarization problem, thereby achieving a multilayer wiring structure.
Description
제 1도는 종래 고속 바이-씨모스 반도체 장치의 구조 단면도.1 is a structural cross-sectional view of a conventional high speed bi-MOS semiconductor device.
제 2도는 본 발명에 따른 고속 바이-씨모스 반도체 장치의 구조 단면도.2 is a structural cross-sectional view of a high speed bi-MOS semiconductor device according to the present invention.
제 3도는 제 2도에 도시된 바이-씨모스 반도체 장치의 제조 공정도.3 is a manufacturing process diagram of the bi-MOS semiconductor device shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 실리콘 기판 20 : 매몰층10 silicon substrate 20 buried layer
30 : 아이솔레이션 40, 42 : 산화막30: isolation 40, 42: oxide film
44 : 스페이서 52 : P+불순물층(베이스 접합영역)44 spacer 52 P + impurity layer (base junction region)
54 : PO불순물층(외부 베이스 영역) 56: 내부 베이스 영역54: P O impurity layer (outer base region) 56: inner base region
60 : 에미터 영역 62 : 에미터폴리60 emitter area 62 emitter poly
70 : 콜렉터 영역 72 : 콜렉터폴리70: collector area 72: collector poly
73 : 콜렉터 접합 영역 75 : SIC73: collector junction area 75: SIC
본 발명은 바이-시모스(Bi-CMOS) 반도체 장치에 관한 것으로, 보다 상세하게는 트랜치 공정에 의해 정전용량(Parasitic Capacitance)을 최소화하여 고속을 구현한 고속(High Speed) 바이-씨모스 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bi-CMOS semiconductor device, and more particularly, to a high speed bi-CMOS semiconductor device which realizes high speed by minimizing a capacitance by a trench process. The manufacturing method is related.
종래 고속 바이-씨모스 반도체 장치는 제 1도에 도시된 바와 같이, 고속 실현을 위한 기생 정전용량을 최소화를 위하여 트랜치를 적용하고 에미터 구조를 셀프얼라인에 의해 이중 폴리실리콘층으로 형성하였으며, 칩 소형화 즉, 베이스 폭(너비)을 최소화 하기 위하여 적은 에너지로 이온주입을 실시하고 열처리 공정을 최소화 하여 접합 영역을 얇게 형성하였다.In the conventional high speed bi-MOS semiconductor device, as shown in FIG. 1, a trench is applied to minimize parasitic capacitance for high speed and the emitter structure is formed of a double polysilicon layer by self-alignment. In order to miniaturize the chip, that is, to minimize the base width (width), ion implantation was performed with low energy and the heat treatment process was minimized to form a thin junction region.
그러나, 종래 고속 바이-씨모스 반도체 장치는 적절한 조건에서는 얻고자 하는 전기적 특성을 구현할 수 있으나, 공정이 복잡하여 공정의 조절 여하에 따라 특성 산포를 유발할 수 있는 단점을 갖고 있다.However, the conventional high-speed bi-MOS semiconductor device can implement the desired electrical characteristics under appropriate conditions, but has a disadvantage in that the process is complicated and may cause characteristic dispersion depending on the control of the process.
따라서 본 발명은 상기의 제반 단점을 해결하고자 한 것으로, 쉘로우 트랜치를 적용하여 토폴로지를 개선하고, 베이스 폴리 및 실리콘 산화막(LOCOS)의 형성 공정을 생략하여 공정을 단순화 및 칩 소형화를 유도하고, 아울러 다층 배선 구조를 성취할 수있도록 한 고속 바이-시모스 반도체 장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned shortcomings, by applying a shallow trench to improve the topology, omit the process of forming the base poly and silicon oxide film (LOCOS), simplifying the process, minimizing the chip size, and multilayer The present invention provides a high speed bi-MOS semiconductor device capable of achieving a wiring structure.
또한 본 발명의 다른 목적은 상기 고속 바이-씨모스 반도체 장치의 바람직한 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a preferable method for manufacturing the high speed bi-MOS semiconductor device.
상기 본 발명의 목적을 달성하기 위한 고속 바이-씨모스 반도체 장치는,A high speed bi-MOS semiconductor device for achieving the object of the present invention,
상부에 복수개의 트랜치가 형성된 제 1전도형의 반도체 기판;A first conductive semiconductor substrate having a plurality of trenches formed thereon;
상기 기판 내에 형성된 제 2전도형의 매몰층;A second conductive buried layer formed in the substrate;
상기 트랜치들의 하부에 각각 형성된 에미터 및 콜렉터 영역;An emitter and collector region respectively formed below the trenches;
상기 콜렉터 영역으로부터 상기 매몰층까지 고농도의 불순물을 주입하여 형성된 제 2전도형의 콜렉터 접합 영역;A second conductivity type collector junction region formed by injecting a high concentration of impurities from the collector region to the buried layer;
상기 에미터 영역과 상기 매몰층 사이에 이들로부터 떨어지게 형성된 선택적 이온주입 콜렉터(SIC; Selecitve Ion Implant Collector);A selective ion implantation collector (SIC) formed between the emitter region and the buried layer away from them;
상기 에미터 영역과 콜렉터 영역이 형성된 트랜치 사이에 고농도로 제 1전도형의 불순물을 주입하여 형성된 베이스 접합영역;A base junction region formed by implanting impurities of a first conductivity type at a high concentration between the trench where the emitter region and the collector region are formed;
상기 베이스 접합영역 하부에 형성된 제 1전도형의 외부(Extrinsic)베이스 영역;An extrinsic base region of a first conductivity type formed under the base junction region;
상기 에미터 영역의 하부와 상기 외부 베이스 영역에 접하여 형성된 제 1전도형의 내부(Intrinsic) 베이스 영역;An intrinsic base region of a first conductivity type formed below the emitter region and in contact with the outer base region;
상기 트랜치들의 측벽에 형성된 스페이서들;Spacers formed on sidewalls of the trenches;
상기 트랜치들의 내부에 각각 형성된 에미터 폴리와 콜렉터 폴리; 및 상기 에미터 폴리, 콜렉터 폴리 및 베이스 접합 영역 상에 형성한 에미터, 콜렉터 및 베이스 콘택을 포함하여 이루어진 데에 그 특징이 있다.An emitter poly and a collector poly respectively formed in the trenches; And emitter, collector and base contacts formed on the emitter poly, collector poly and base junction regions.
아울러 고속 바이-씨모스 반도체 장치의 제조 방법은,In addition, the manufacturing method of the high speed bi-MOS semiconductor device,
내부에 제 2전도형의 매몰층이 형성되고, 상부에는 패드산화막이 형성된 제 1전도형의 반도체 기판의 표면 근방으로부터 제1전도형 불순물을 고농도로 주입된 외부 베이스 접합 영역과 제 1전도형의 내부 베이스 영역을 형성하는 단계;A second conductive type buried layer is formed therein, and an outer base junction region and a first conductive type in which a first conductive impurity is injected at a high concentration from the vicinity of the surface of the first conductive semiconductor substrate having a pad oxide film formed thereon. Forming an inner base region;
상기 기판 상부로부터 상기 외부 베이스 영역보다 깊은 곳까지 트랜치 식각하여 에미터와 콜렉터 형성을 위한 트랜ㅌ치들을 형성하는 단계;Trench etching from an upper portion of the substrate to a depth deeper than the outer base region to form trenches for forming an emitter and a collector;
상기 트랜치들의 하부 및 측벽에 스트레스 완화를 위한 산화막을 형성하는 단계;Forming an oxide layer on the lower and sidewalls of the trenches to relieve stress;
상기 결과물의 상부에 절연막을 침적하고, 이를 선택적으로 식각하여 트랜치 측벽에 스페이서를 형성하는 단계;Depositing an insulating film on top of the resultant, and selectively etching the insulating film to form a spacer on a trench sidewall;
상기 에미터 형성을 위한 트랜치의 하부에 포토 공정을 사용하여 스페이서 완충용 선택적 이온주입 콜렉터(SIC) 영역과 상기 SIC의 상부에 내부 베이스 영역을 형성하는 단계;Forming a selective ion implantation collector (SIC) region for spacer buffer and an inner base region on top of the SIC using a photo process at the bottom of the trench for forming the emitter;
상기 콜렉터 형성을 위한 트랜치 하부에 상기 매몰층까지 연결되도록 제 2전도형의 불순물을 고농도로 주입하여 콜렉터 접합 영역을 형성하는 단계;Forming a collector junction region by injecting impurities of a second conductivity type at a high concentration so as to be connected to the buried layer under the trench for forming the collector;
상기 결과물을 열처리하여 기판내 형성된 불순물층들을 활성화시키는 단계;Heat treating the resultant to activate the impurity layers formed in the substrate;
상기 트랜치 하부 스페이서 사이의 산화막을 제거하는 단계;Removing an oxide layer between the trench lower spacers;
상기 트랜치 내부에 폴리실리콘을 침적하고 이에 고농도로 불순물을 주입/활성화시켜 트랜치 하부에 에미터 및 콜렉터 형역을 형성하고, 침적된 폴리실리콘을 선택적으로 식각하여 에미터 및 콜렉터 폴리를 형성하는 단계; 및Depositing polysilicon in the trench and injecting / activating impurities at a high concentration to form emitter and collector regions under the trench, and selectively etching the deposited polysilicon to form emitter and collector poly; And
상기 결과물 상부의 패드 산화막을 제거하고, 이 결과물의 상부에 실리사이드를 침적/식각하여 에미터폴리, 콜렉터폴리 및 베이스 접합영역상에 콘택들을 형성하는 단계를 포함하여 이루어진 데에 그 특징이 있다.Removing the pad oxide layer on top of the resultant, and depositing / etching silicide on top of the resultant to form contacts on the emitter poly, collector poly and base junction regions.
이하, 본 발명을 첨부 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 2도는 본 발명에 따른 고속 바이-씨모스 반도체 장치의 구조 단면도이고, 제 3도는 제 2도에 도시된 바이-씨모스 반도체 장치의 제조 공정도이다. 제3도에서는 아이솔레이션(30)이 형성된 부분의 도시는 생략하였다.2 is a structural cross-sectional view of the high speed bi-MOS semiconductor device according to the present invention, and FIG. 3 is a manufacturing process diagram of the bi-MOS semiconductor device shown in FIG. In FIG. 3, the illustration of the portion where the isolation 30 is formed is omitted.
먼저 제 3A도에 도시된 바와 같이, 내부에 매몰층(N+BL)(20)이 형성되어 있고, 매몰층(20)이 위치한 깊이까지 트랜치 아이솔레이션(30)이 형성되어 있는 P형 실리콘 기판(10), 바람직하게는 PWP20625 100 웨이퍼에 패드 산화막(40)을 형성하고, 상기 아이솔레이션(30) 안쪽기판(10)의 표면 근방에 붕소 이온을 고농도 주입하여 베이스 접합 영역을 형성하기 위한 P+불순물층(52)을 형성한 다음, 이에 접하는 아래쪽의 기판(10)내에 붕소 이온을 주입하여 PO불순물층(54)을 형성한다.First, as shown in FIG. 3A, a buried layer (N + BL) 20 is formed therein and a P-type silicon substrate having trench isolation 30 formed to a depth where the buried layer 20 is located. 10), preferably, a P + impurity layer for forming a base junction region by forming a pad oxide film 40 on a PWP20625 100 wafer and injecting a high concentration of boron ions into the surface of the inner substrate 10 of the isolation 30. After the formation of the 52, boron ions are implanted into the lower substrate 10 in contact with the lower portion to form the P O impurity layer 54.
다음 제 3B도에 도시된 바와 같이, 상기 기판(10) 상부로부터 PO불순물층(54)보다 깊은 곳까지 상기 패드 산화막(40) 및 래티클(Reticle)을 사용 트랜치 식각하여 에미터와 콜렉터 콘택 영역을 형성하기 위한 쉘로우트랜치들을 각각 형성하고, 상기 쉘로우트랜치들의 하부 및 측벽에 스트레스 완화를 위한 산화막(42)을 형성한다.Next, as shown in FIG. 3B, the trench is etched using the pad oxide layer 40 and a reticle from the top of the substrate 10 to a depth deeper than the P O impurity layer 54 to emitter and collector contacts. Each of the shallow trenches for forming an area is formed, and an oxide film 42 for stress relaxation is formed on the lower and sidewalls of the shallow trenches.
다음 제 3C도에 도시된 바와같이, 상기 결과물의 상부에 상기 트랜치들이 메워지도록 절연막을 침적한 후 선택적 식각, 바람직하게는 RIE(Reactive Ion Etching) 방법에 의해 트랜치 측벽에 스페이서(44)를 형성한다. 그리고 포토공정을 사용하여 에미터 콘택 형성을 위한 쉘로우트랜치의 하부에 스페이서(44) 완충용으로 사용되는 SIC(Selective Ion Implant Collector: 선택적 이온 주입 콜렉터) 영역(75)을 형성하고, 이 쉘로우트랜치에 근접된 기판(10)의 표면 근방에는 내부(Intrinsic)베이스 영역(56)을 형성한다. 또한 콜렉터 콘택 형성을 위한 쉘로우트랜치 하부에서 매몰층(20)까지 붕소 이온을 고농도로 주입하여 N+불순물 영역 즉, 콜렉터의 매몰층(20)과의 접합 영역(73)(DN)을 형성한다.As shown in FIG. 3C, a spacer 44 is formed on the sidewalls of the trench by selective etching, preferably a reactive ion etching (RIE) method, after the insulating film is deposited on top of the resultant to fill the trenches. . And using a photo process, a SIC (Selective Ion Implant Collector) region 75, which is used for buffering spacers 44, is formed in the lower portion of the shallow trench for forming the emitter contact. An intrinsic base region 56 is formed near the surface of the adjacent substrate 10. In addition, boron ions are implanted at a high concentration from the bottom of the shallow trench for forming the collector contact to the buried layer 20 to form an N + impurity region, that is, a junction region 73 (DN) with the buried layer 20 of the collector.
다음 제 3D도에 도시된 바와 같이, 확산 접합 프로파일을 형성한다. 즉, 상기 결과물을 열처리하여 실리콘 기판(10)내에 형성된 불순물층을 활성화시킨다. 이때에 상기 P+불순물층(50)이 활성화되어 베이스 접합 영역을 형성하며, 이에 접하는 상기 PO불순물층(51)은 외부 베이스 영역을 형성하게 된다.As shown in the following 3D diagram, a diffusion bonding profile is formed. That is, the resultant material is heat treated to activate the impurity layer formed in the silicon substrate 10. At this time, the P + impurity layer 50 is activated to form a base junction region, and the P O impurity layer 51 in contact with this forms an external base region.
다음 제 3E도에 도시된 바와 같이, 상기 쉘로우트랜치들의 하부에 형성되어 있는 산화막(42)을 제거하고, 상기 결과물의 상부에 폴리실리콘을 침적한 다음 고농도 불순물을 주입/활성화시켜 상기 트랜치들의 바로 하부에 에미터 영역(60)과 콜렉터 영역(70)을 형성한 다음, 상부에 침적된 폴리실리콘을 기판(10)의 표면보다 낮은 위치까지 선택적으로 식각하여 에미터 및 콜렉터 폴리(62)(72)를 각각 형성한다.As shown in FIG. 3E, the oxide film 42 formed on the bottom of the shallow trenches is removed, polysilicon is deposited on the top of the resultant, and then a high concentration of impurities are injected / activated to immediately lower the trenches. Emitter region 60 and collector region 70 are formed, and then the polysilicon deposited on top is selectively etched to a position lower than the surface of substrate 10 to emitter and collector poly 62, 72. Form each.
다음, 상기 패드 산화막(40)을 전면 식각하여 제거하고, 실리사이드 침적 공정에 의해 에미터, 콜렉터 및 베이스 콘택(57)(67)(77)을 형성하여 제 2도에 도시된 본 발명의 고속 바이-씨모스 반도체 장치를 제조한다.Next, the pad oxide layer 40 is removed by full etching, and the emitter, the collector, and the base contacts 57, 67, and 77 are formed by a silicide deposition process. A CMOS semiconductor device is manufactured.
이와 같이 제조되는 본 발명의 반도체 장치는 쉘로우 트랜치를 적용하여 토폴로지를 개선하고, 베이스 폴리 형성 공정을 생략하여 공정을 단순화하였으며, 콜렉터-베이스간의 LOCOS(산화막) 구성을 생략하여 칩 크기를 축소하고, 반도체 장치의 평탄화 문제를 해결하여 다층 배선 구조를 성취할 수 있도록 한것이다.The semiconductor device of the present invention manufactured as described above improves the topology by applying a shallow trench, simplifies the process by omitting the base poly forming process, reduces the chip size by omitting the LOCOS (oxide film) configuration between the collector and the base, It is to solve the planarization problem of the semiconductor device to achieve a multi-layer wiring structure.
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