KR0167688B1 - Semiconductor memory apparatus to transform using voltage - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야 :1. TECHNICAL FIELD OF THE INVENTION
반도체 메모리 장치에 관한 것이다.A semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:
레이아웃 면적의 증가없이 용기하게 전압을 제어할 수 있는 반도체 메모리 장치를 제공함에 있다.Disclosed is a semiconductor memory device capable of courageously controlling voltage without increasing a layout area.
3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:
특정전압이 인가되면 과전류에 의해 퓨즈를 절달하여 하이레벨과 로우레벨의 제어신호를 발생하는 전원전압 제어회로 부터의 상기 제어신호에 응답하여 테스트 모드에서는 상기 입력버퍼 또는 출력구동회로도 입력되는 신호를 변환된 출력신호로 출력하고, 정상 모드에서는 상기 입력되는 신호를 그대로 출력하는 반도체 메모리 장치를 제공한다.When a specific voltage is applied, the input buffer or the output driver circuit is also converted in the test mode in response to the control signal from a power supply voltage control circuit that delivers a fuse by overcurrent to generate a high and low level control signal. The present invention provides a semiconductor memory device which outputs the output signal and outputs the input signal as it is in the normal mode.
4. 발명의 중요한 용도 :4. Important uses of the invention:
반도체 메모리 장치에 적합하게 사용된다.It is suitably used for semiconductor memory devices.
Description
제1도는 반도체 메모리 장치의 개략적인 블록도.1 is a schematic block diagram of a semiconductor memory device.
제2도는 통상의 전기적 퓨즈 절단방식에 의한 전원전압 제어신호 발생회로도.2 is a circuit diagram of a power supply voltage control signal using a conventional electric fuse cutting method.
제3도는 본 발명에 따라 전원전압 발생회로를 적용한 입력 버퍼회로도.3 is an input buffer circuit diagram to which a power supply voltage generation circuit is applied according to the present invention.
제4도는 본 발명의 따라 전원전압 발생회로를 적용한 출력 구동회로도.4 is an output driving circuit diagram to which a power supply voltage generating circuit according to the present invention is applied.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에 인가되는 전압을 제어할 수 있는 전원전압 제어회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a power supply voltage control circuit capable of controlling a voltage applied to a semiconductor memory device.
일반적으로, 다이나믹 램(Dynamic RAM)이나 스테틱 램(Static RAM)과 같은 메모리 제품에 있어서 최근의 개발 단계의 특징을 보면 한 제품에서 사용 전압이 다른 제품의 다양화를 동시에 실현하여 얻고 있다.In general, the characteristics of recent development stages in memory products such as dynamic RAM and static RAM have been obtained by realizing the diversification of products with different voltages in one product.
예를 들면 모제품의 5볼트 제품이고 특정회로의 변화를 통하여 3볼트 제품을 얻는 것이다. 이와같은 특정회로의 변화를 통하여 한 제품에서 사용전압이 다른 제품의 다양화를 실현하는 방법으로 기존에는 다음과 같은 두가지의 경우가 대부분 이었다.For example, it is a 5-volt product of the parent product and a 3-volt product is obtained through a change in a specific circuit. Through the change of the specific circuit, there are two cases of the following two ways.
첫 번째로 개발 단계에서 특정 공정(예를들면 메탈공정)을 서로 다르게 하여 제품의 다양화를 실현하는 방법이고, 두번째로 이보다 좀더 효율적인 방법으로 레이져 퓨즈 방식을 응용하는 것인데 이는 개발 단게에서 어떤 특정 회로의 트랜지스터 특성을 레이저 퓨즈 커팅(Cutting)에 의해 변화시켜 얻을 수 있는 것으로 검사 단계에서 특히 웨이퍼상에서만 가능한 방법이다.Firstly, in the development stage, the process of diversifying products is realized by different processes (for example, metal process), and secondly, the laser fuse method is applied in a more efficient way. This can be achieved by changing the transistor characteristics by laser fuse cutting, which is only possible on the wafer during the inspection phase.
그러나, 위에서 언급한 첫 번째 내용은 특정 공정 이후 단계에서 부터 제품의 다양화를 실현하기 위해서는 마지막 완제품이 되기까지는 모든 공정을 이원화를 해야 하므로 원가 측면에서 손실이 크고, 두번째 언급한 내용은 각각의 특정 회로에 레이저 퓨즈를 삽입 하여야 하므로 레이아웃 측면에서 손실이 있고, 레이저 퓨즈 커팅이므로 웨이퍼상에서만 가능 하다는 문제점이 있다.However, the first point mentioned above is costly in terms of cost since the whole process must be dualized from the end of a specific process to the final finished product in order to realize product diversification. Since the laser fuse must be inserted into the circuit, there is a loss in terms of layout, and there is a problem that the laser fuse is cut only on the wafer.
따라서 본 발명의 목적은 제조 원가를 줄일 수 있는 전원전압 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a power supply voltage control circuit that can reduce manufacturing costs.
본 발명의 다른 목적은 테스트 단계에서 특정 입력 핀에 전압을 인가하여 용이하게 전압을 제어할 수 있는 전원전압 제어회로를 제공함에 있다.Another object of the present invention is to provide a power supply voltage control circuit that can easily control the voltage by applying a voltage to a specific input pin in the test step.
본 발명의 또 다른 목적은 레이아웃 면적의 증가없이 전원전압을 변환할 수 있는 전원전압 제어회로를 제공함에 있다.Still another object of the present invention is to provide a power supply voltage control circuit capable of converting a power supply voltage without increasing the layout area.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 특정전압이 인가되면 과전류에 의해 퓨즈를 절단하여 하이레벨과 로우레벨의 제어신호를 발생하는 전원전압 제어회로 부터의 상기 제어신호에 응답하여 테스트 모드에서는 상기 입력버퍼 또는 출력구동회로로 입력되는 신호를 변화된 출력신호로 출력하고, 정상 모드에서는 상기 입력되는 신호를 그대로 출력하는 하는 반도체 메모리 장치를 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, in response to the control signal from the power supply voltage control circuit to generate a high-level and low-level control signal by cutting the fuse by the over-current when a specific voltage is applied The semiconductor memory device may output a signal input to the input buffer or output driver circuit as a changed output signal in a test mode, and output the input signal as it is in a normal mode.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the figures represent the same numerals wherever possible.
제1도는 반도체 메모리 장치의 개략적인 블록 구성도이다.1 is a schematic block diagram of a semiconductor memory device.
제1도를 참조하면, 데이타를 저장하기 위한 다수의 메모리 쎌을 가지는 메모리 쎌 어레이(10)와, 로우(ROW)에 접속된 메모리 쎌들을 선택하기 위한 로우 디코더(20)와, 상기 로우디코더(20)를 제어하기 위한 신호를 발생하는 로우버퍼(30)와, 상기 메모리 쎌 어레이(10)의 컬럼(Column)에 접속되어 상기 메모리 쎌들을 선택하기 위한 신호를 발생하는 컬럼 디코더(40)와, 상기 컬럼 디코더(40)를 제어하기 위한 신호를 발생하는 컬럼 버퍼(50)와, 상기 메모리 쎌 어레이(10)에 접속되어 입출력시 제어 신호를 발생하는 입출력 버퍼회로(60)와, 상기 입출력 버퍼회로(60)를 구동하기 위한 신호를 발생하기 위한 입출력구동회로(70)로 구성된 반도에 메모리 장치에 전원전압 제어회로가 적용될 수 있다.Referring to FIG. 1, a memory array 10 having a plurality of memory arrays for storing data, a row decoder 20 for selecting memory rows connected to a row, and a row decoder A low buffer 30 for generating a signal for controlling 20, a column decoder 40 for connecting to a column of the memory array 10 and generating a signal for selecting the memory arrays; A column buffer 50 for generating a signal for controlling the column decoder 40, an input / output buffer circuit 60 connected to the memory array array 10 to generate a control signal during input / output, and the input / output buffer circuit A power supply voltage control circuit may be applied to a memory device in a peninsula composed of an input / output driver circuit 70 for generating a signal for driving 60.
보통 한 제품에서 사용전압이 다른 제품을 얻기위해서는 상기 입력버퍼회로(60)와 출력구동회로(70)를 제어하면 얻을 수 있다. 정상 상태에서는 상기 입력 버퍼회로(60)와 출력구동회로(70)를 제어하기 위한 제어신호가 선택되어 있지 않아 모든 회로가 정상상태로 동작을 하고, 테스트 모드로 들어가면 상기 제어신호가 선택되어 상기 입력버퍼회로(60)와 출력구동회로(70)를 제어하여 다른 사용전압의 제품을 얻게된다. 이를 후술될 제2도 및 제3,4도를 통하여 상세히 설명할 것이다.Usually, in order to obtain a product having a different working voltage from one product, the input buffer circuit 60 and the output driver circuit 70 may be controlled. In the normal state, the control signal for controlling the input buffer circuit 60 and the output driver circuit 70 is not selected so that all the circuits operate in the normal state, and when the test mode is entered, the control signal is selected and the input The buffer circuit 60 and the output driver circuit 70 are controlled to obtain products of different voltages. This will be described in detail with reference to FIGS. 2 and 3 and 4 to be described later.
제2도는 본 발명에 따라 전기적 퓨즈를 이용하여 전압 변환을 할 수 있는 전원전압 제어회로가 도시되어 있다.2 shows a power supply voltage control circuit capable of voltage conversion using an electrical fuse in accordance with the present invention.
구성을 살펴보면, 데이타 Din를 입력으로 하는 낸드 게이트(21)와, 인버어터(22)를 통한 상기 낸드 게이트(22)의 출력에 의해 제어를 받는 엔모오스 트랜지스터(25)와, 상기 엔모오스 트랜지스터(25)가 턴-온되면 절달되는 퓨즈(24)와, 상기 퓨즈(24)와 상기 엔모오스 트랜지스터(25)사이의 노드(27)와 접지전원사이에 접속된 저항(26)과, 상기 노드(27)로 인가된 전압이 인버어터(28)를 통해 반전된 신호로 출력되는 제어신호 EOPT와, 상기 제어신호 EOPT가 인버어터(29)를 통해 반전된 신호로 출력되는 상버제어신호 EOPTB를 가진다.In the configuration, a NAND gate 21 using the data Din as an input, an NMOS transistor 25 controlled by an output of the NAND gate 22 through an inverter 22, and the NMOS transistor ( A fuse 24 delivered when 25 is turned on; a resistor 26 connected between a node 27 between the fuse 24 and the enMOS transistor 25 and a ground power supply; The control signal EOPT outputs a signal inverted through the inverter 28 and the control signal EOPT outputs a signal inverted through the inverter 29.
제2도를 참조하여 동작을 살펴보면, 상기 낸드 게이트(21)의 입력단자로 특정전압의 데이타 Din가 인가되면 상기 엔모오스 트랜지스터(25)의 게이트인 노드(23)은 하이레벨로 되어서 상기 엔모오스 트랜지스터(25)를 턴-온시킨다.Referring to FIG. 2, when the data Din having a specific voltage is applied to the input terminal of the NAND gate 21, the node 23, which is a gate of the NMOS transistor 25, becomes a high level and the NMOS Turn transistor 25 on.
따라서, 상기 퓨즈(24)에 과도한 전류가 흘러 퓨즈(24)가 절단되고, 상기 노드(27)는 로우레벨로 되어 상기 제어신호 EOPT를 하이레벨로 출력하고, 상기 상보제어신호 EOPTB는 로우레벨로 출력하게 된다.Therefore, excessive current flows through the fuse 24, the fuse 24 is cut off, and the node 27 goes low to output the control signal EOPT to a high level, and the complementary control signal EOPTB is brought to a low level. Will print.
제3도는 본 발명의 제1실시예에 따라 전원전압 제어회로의 출력신호를 입력 버퍼회로에 적용한 회로도이다.3 is a circuit diagram in which an output signal of a power supply voltage control circuit is applied to an input buffer circuit according to the first embodiment of the present invention.
제3도를 참조하며, 입력단자 IN를 통해 외부 입력신호를 인가받는 제1인버어터(피모오스 트랜지스터(33)와 엔모오스 트랜지스터(35)로 구성됨)와, 상기 외부 입력신호를 인가받는 제2인버어터(피모오스 트랜지스터(34)와 엔모오스 트랜지스터(36)로 구성됨)와, 상기 제1인버어터내의 피모오스 트랜지스터(33)의 소오스단과 전원전압사이에 채널이 직렬로 접속되고 상기 제어신호 EOPT를 게이트로 인가받는 피모오스 트랜지스터(31)와, 상기 제2인버어터내의 피모오스 트랜지스터(34)의 소오스단의 전원전압사이에 채널이 직렬로 접속되고 상기 상보제어신호 EOPTB를 게이트로 인가받는 피모오스 트랜지스터(32)와, 상기 제1 및 제2인버어터의 출력단자에 접속된 지연회로(인버어터(37,38)로 구성됨)로 구성된다.Referring to FIG. 3, a first inverter (consisting of a PMOS transistor 33 and an NMOS transistor 35) to receive an external input signal through an input terminal IN, and a second to receive the external input signal A channel is connected in series between an inverter (consisting of the PMOS transistor 34 and the NMOS transistor 36), the source terminal of the PMOS transistor 33 in the first inverter and the power supply voltage, and the control signal EOPT. Is connected in series between the PMOS transistor 31, which is applied to the gate, and the power supply voltage of the source terminal of the PMOS transistor 34 in the second inverter, and the PMO transistor which receives the complementary control signal EOPTB as a gate. An os transistor 32 and a delay circuit (composed of inverters 37 and 38) connected to the output terminals of the first and second inverters.
동작을 살펴보면, 정상상태에서는 피모오스 트랜지스터(31)가 턴-온되어 상기 입력단자 IN로 입력되는 신호가 반전된 출력이 상기 출력단자 OUT로 발생된다. 한편, 상기 피모오스 트랜지스터(32)는 턴-오프된다.Referring to the operation, in the normal state, the output of the PMOS transistor 31 is turned on so that the signal input to the input terminal IN is inverted. On the other hand, the PMOS transistor 32 is turned off.
그러나 테스트 모드에 진입한 후에는 이와 정 반대의 동작을 하게되어 전혀 다른 특성으로 입력회로가 동작하게된다.However, after entering the test mode, the opposite operation is performed so that the input circuit operates with a completely different characteristic.
제4도는 본 발명의 제2실시예에 따라 전원전압 제어회로를 출력구동회로에 적용한 회로도이다.4 is a circuit diagram in which a power supply voltage control circuit is applied to an output driving circuit according to the second embodiment of the present invention.
구성을 살펴보면, 상기 제어신호 EOPT와 노드 N1을 통한 제1외부신호를 입력으로하는 낸드게이트(41)와, 상기 상보제어신호 EOPTB와 상기 제1외부신호를 입력으호 하는 낸드게이트(42)와, 상기 상보제어신호 EOPTB와 노드 N2를 통한 제2외부신호를 입력으호 하는 낸드게이트(43)와, 상기 상보제어신호 EOPTB와 제2외부신호를 입력으호 하는 낸드게이트(44)와, 상기 낸드게이트들(42,43)의 출력을 입력으로 하여 반전된 출력을 발생하는 제1인버어터(피모오스 트랜지스터(45)와 엔모오스 트랜지스터(46)로 구성됨)와, 상기 낸드게이트들(41,44)의 출력을 입력으로 하여 반전된 출력을 발생하는 제2인버어터(피모오스 트랜지스터(47)와 엔모오스 트랜지스터(48)로 구성됨)을 가진다.Looking at the configuration, the NAND gate 41 for inputting the control signal EOPT and the first external signal through the node N1, the NAND gate 42 for inputting the complementary control signal EOPTB and the first external signal, A NAND gate 43 for receiving a second external signal through the complementary control signal EOPTB and a node N2, a NAND gate 44 for receiving the complementary control signal EOPTB and a second external signal, and the NAND gates; A first inverter (consisting of the PMOS transistor 45 and the NMOS transistor 46) which generates an inverted output by using the output of (42, 43) as an input, and the NAND gates (41, 44) It has a second inverter (consisting of the PMOS transistor 47 and the NMOS transistor 48) which generates an inverted output by using the output as an input.
정상상태에서 동작을 살펴보면, 상기 접속노도 N1가 하이레벨일때는 상기 낸드게이트(42)와 피모오스 트랜지스터(45)가 턴-온되어 상기 입출력단자 I/O가 하이레벨이 되고, 상기 접속노드 N2가 하이레벨일때는 상기 낸드게이트(43)와 엔모오스 트랜지스터(46)가 턴-온되어 상기 입출력단자 I/O가 로우레벨이 된다. 즉, 상기 정상상태에서는 상기 제어신호 EOPT는 항상 로우레벨이고, 상기 상보제어신호 EPOTB는 항상 하이레벨 상태를 유지하여 상기 입력버퍼회로(60)와 출력 구동회로(70)의 트랜지스터 특성에 변화가 없다.In operation, the NAND gate 42 and the PMOS transistor 45 are turned on so that the input / output terminal I / O becomes a high level when the connection diagram N1 is at a high level. Is at a high level, the NAND gate 43 and the NMOS transistor 46 are turned on so that the input / output terminal I / O is at a low level. That is, in the steady state, the control signal EOPT is always at a low level, and the complementary control signal EPOTB is always at a high level so that the transistor characteristics of the input buffer circuit 60 and the output driving circuit 70 do not change. .
그러나, 테스트 모드에 진입하게된 이후에는 상기 제어신호 EOPT는 항상 하이레벨이고, 상기 상보제어신호 EOPTB는 항상 로우레벨 상태를 유지하여 상기 입력 버퍼회로(60)와 상기 출력구동회로(70)의 트랜지스터 특성에 변화를 주게 된다.However, after entering the test mode, the control signal EOPT is always at a high level, and the complementary control signal EOPTB is always at a low level so that the transistors of the input buffer circuit 60 and the output driver circuit 70 are maintained. It will change the characteristics.
궁극적으로 이는 상기 입력버퍼회로(60)와 출력 구동회로(70)를 제어하는 방법이 있어서 상기 전원전압 제어회로에 어느 특정 전압을 인가하여 상기 퓨즈(24)의 커팅에 의하여 간단하게 사용 전압이 다른 제품을 얻을 수 있음을 그 특징으로 한다.Ultimately, there is a method of controlling the input buffer circuit 60 and the output driving circuit 70 so that a specific voltage is applied to the power supply voltage control circuit so that the use voltage is simply changed by cutting the fuse 24. The product can be obtained.
전술한 바와 같이 본 발명은 제조 원가를 줄일 수 있는 이점을 가진다. 또한 본 발명은 용이하게 전압을 제어할 수 있는 이점을 가진다. 또한, 본 발명은 레이아웃 면적의 증가없이 전원전압을 변환할 수 있는 이점을 가진다.As described above, the present invention has an advantage of reducing manufacturing costs. In addition, the present invention has the advantage that the voltage can be easily controlled. In addition, the present invention has the advantage that the power supply voltage can be converted without increasing the layout area.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함을 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
Claims (4)
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|---|---|---|---|
| KR1019950029247A KR0167688B1 (en) | 1995-09-06 | 1995-09-06 | Semiconductor memory apparatus to transform using voltage |
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- 1995-09-06 KR KR1019950029247A patent/KR0167688B1/en not_active IP Right Cessation
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