KR0166320B1 - Automatic correction timepiece using broadcasting time signal - Google Patents
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Abstract
본 발명은 시보신호를 이용하여 시계를 자동으로 교정하기 위한 것으로, 본 발명의 자동교정시계는 발진기에 의해 발생된 발진주파수를 분주기로 최종 1초에 1클럭이 되도록 분주하고 상기 분주된 주파수의 클럭을 복수의 카운터로 계수하여 초,분, 시간의 데이터를 발생하며, 이 데이터를 해독하여 표시하는 통상의 디지탈 시계에 있어서, 상기 분주기를 제1분주기 및 제2분주기로 구성하고 정상 모드시에는 상기 제2분주기의 출력을 카운터로 출력시키고 교정모드시에는 상기 제1분주기의 출력을 카운터로 출력시키는 카운터 입력변경수단과, 상기 복수카운터의 출력과 제1기준 데이터값을 비교하여 교정모드로 구동시키는 교정모드구동수단과, 상기 복수 카운터의 출력값과 제2기준데이터와를 비교하여 교정시간을 검출하는 교정시간 검출수단과, 시보신호를 발생하는 시보발생수단과, 상기 시보발생수단의 출력을 입력으로 하여 소정의 출력을 발생하는 시보검출수단과, 상기 교정시간 검출수단의 출력을 입력으로 하여 상기 카운터 입력변경수단을 교정모드로 작동시키고 상기 교정시간 검출수단을 입력으로 하여 상기 카운터 입력변경수단의 동작을 중지시키며 상기 시보검출수단의 출력을 입력으로 하여 상기 카운터 입력변경수단을 정상모드로 재가동시키는 시간교정수단을 구비하여 구성되어서 방송국으로 부터 송출되는 시보신호를 이용하여 적어도 하루에 한번씩 자동으로 시계를 교정할 수 있다.The present invention is to automatically calibrate the clock by using the time signal, the automatic calibration clock of the present invention divides the oscillation frequency generated by the oscillator to one clock in the last 1 second and the clock of the divided frequency In a general digital clock for counting a plurality of counters to generate second, minute, and hour data, and decoding and displaying the data, the frequency divider is composed of a first frequency divider and a second frequency divider. A counter input changing means for outputting the output of the second divider to a counter and outputting the output of the first divider to a counter in a calibration mode, and comparing the output of the plurality of counters with a first reference data value. Calibration mode driving means for driving in a mode; calibration time detection means for detecting a calibration time by comparing output values of the plurality of counters with second reference data; In the calibration mode, the counter input changing means receives the time signal generating means for generating the signal, the time signal detecting means for generating a predetermined output by using the output of the time signal generating means, and the output of the calibration time detecting means. And time correction means for stopping the operation of the counter input change means by inputting the calibration time detection means and reactivating the counter input change means to the normal mode by inputting the output of the time signal detecting means. The clock can be automatically calibrated at least once a day by using the time signal transmitted from the broadcasting station.
Description
제1도는 본 발명의 시보신호를 이용한 자동교정시계의 블럭도.1 is a block diagram of an automatic calibration clock using the time signal of the present invention.
제2도는 제1도의 시보검출회로의 상세도.2 is a detailed view of the time signal detecting circuit of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 발진회로 11 : 분주기10: oscillator circuit 11: divider
12 : 카운트회로 13 : 표시회로12: count circuit 13: display circuit
14 : 교정모두구동회로 15 : 교정시간 검출회로14: calibration all drive circuit 15: calibration time detection circuit
16 : 시보발생회로 17 : 시보검출회로16: time signal generation circuit 17: time signal detection circuit
18 : 시간교정회로 19 : 카운터입력변경회로18: time calibration circuit 19: counter input change circuit
본 발명은 시보신호를 이용한 자동교정시계에 관한 것으로, 특히 라디오등을 통하여 출력되는 시보신호에 근거하여 시계의 오차를 교정하도록 한 시보신호를 이용한 자동교정시계에 관한 것이다.The present invention relates to an automatic calibration clock using a time signal, and more particularly, to an automatic calibration clock using a time signal to correct an error of a clock based on a time signal output through a radio or the like.
일반적으로는 사용하고 있는 디지탈등의 시계는 오래 사용하다보면 편차가 쌓여 많게는 한달에 몇분씩 편차가 발생되어 정확하지 못할뿐만아니라 일일히 수동조작으로 교정하여야 하는 번거로움이 있었다.In general, digital watches, such as those used, have a long time of use, and the deviations accumulate a few minutes a month, which is not accurate, and there is a hassle of manual manual calibration.
본 발명은 이와같은 종래의 문제점을 감안하여 발명한 것으로, 적어도 하루에 1번씩 라디오의 시보신호에 따라 자동으로 시간이 교정되는 자동교정시계를 제공하기 위한 것이다.The present invention has been made in view of the above-described conventional problems, and is intended to provide an automatic calibration clock which automatically corrects time according to the time signal of a radio at least once a day.
이와같은 목적을 달성하기 위한 본 발명의 자동교정시계는, 발진기에 의해 발생된 발진주파수를 분주기로 최종 1초에 1클럭씩 발생하도록 분주하고 상기 분주된 주파수의 클럭을 복수의 카운터로 계수하여 초, 분, 시간의 데이터를 발생하고 이 데이터를 해독하여 표시하는 통상의 디지탈 시계에 있어서, 상기 분주기를 제1분주기 및 제2분주기로 구성하고 정상 모드시에는 상기 제2분주기의 출력을 카운터로 출력시키고 교정모드시에는 상기 제1분주기의 출력을 카운터로 출력시키는 카운터 입력 변경수단과, 상기 복수카운터의 출력과 제1기준 데이터값을 비교하여 교정모드로 구동시키는 교정모드구동수단과, 상기 복수 카운터의 출력값과 제2기준데이터와를 비교하여 교정시간을 검출하는 교정시간 검출수단과, 시보를 발생하는 시보발생수단과, 상기 시보발생수단을 입력으로 하여 소정의 출력을 발생하는 시보검출수단과, 상기 교정시간 검출수단의 출력을 압력으로 하여 상기 카운터 입력변경수단을 교정 모드로 작동시키고 상기 교정시간 검출수단을 입력으로 하여 상기 카운터 입력변경 수단의 동작을 중지시키며 상기 시보검출수단의 출력을 입력으로 하여 상기 카운터 입력변경수단을 정상모드로 재가동시키는 시간교정수단을 구비하여 구성됨을 특징으로 한다.In order to achieve the above object, the automatic calibration clock of the present invention divides the oscillation frequency generated by the oscillator into one clock at the last one second by the frequency divider and counts the clock of the divided frequency by a plurality of counters. In a conventional digital clock that generates data of minutes, hours, and decodes and displays the data, the divider is composed of a first divider and a second divider, and in the normal mode, the output of the second divider is output. A counter input changing means for outputting a counter and outputting the output of the first divider to a counter in the calibration mode, a calibration mode driving means for driving the calibration mode by comparing the outputs of the plurality of counters with a first reference data value Calibration time detection means for detecting a calibration time by comparing the output values of the plurality of counters with second reference data, time signal generation means for generating a time signal, and The time signal detecting means for generating a predetermined output by inputting the time signal generating means, and operating the counter input changing means in the calibration mode with the output of the calibration time detecting means as the pressure, and the correction time detecting means as the input. And a time correcting means for stopping the operation of the counter input changing means and restarting the counter input changing means in the normal mode by using the output of the time signal detecting means as an input.
이하, 첨부 도면에 근거하여 본 발명을 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail based on an accompanying drawing.
제1도는 본 발명의 블럭도를 나타낸 것이며, 제2도는 제1도의 시보검출회로의 상세도이다.1 is a block diagram of the present invention, and FIG. 2 is a detailed view of the time signal detecting circuit of FIG.
제1도에 도시된 바와같이, 1㎒의 신호를 발생하는 발진기(10)와, 상기 발진기(10)의 출력을 100,000분의 1로 분주하는 제1분주기(11-1)와 상기 제1분주기의 출력을 다시 10분의 1로 분주하는 제2분주기(11-2)로 구성하는 분주기(11)와, 상기 분주기(11)의 클럭을 입력받아 계수하는 복수의 카운터(12-1∼12-5)와, 상기 카운터의 출력을 복수의 디코더(13-1∼13-6)로 해독하여 복수의 디스플레이(13-7∼13-12)에 표시하는 표시회로(13)를 구비한 디지탈 시계에 있어서, 상기 카운터회로(12)의 출력에는 교정시간검출회로(15) 및 교정모드구동회로(14)가 접속되어 있고, 상기 교정시간검출회로(15)는 상기 카운터회로(12)의 복수카운터(12-1∼12-5)에 각각 접속되는 비교기(15-1∼15-5)와 이들 비교기의 출력을 논리곱하는 앤드게이트(A4)로 구성되며, 이 실시예에서는 카운터(15-1,15-3)의 기준데이터 값을 10으로, 카운터(15-2,15-4)의 기준데이터값을 6으로, 카운터(15-5)의 기준데이터값은 12로 설정되어 12시 정각의 교정시간을 검출하도록 하였다.As shown in FIG. 1, an oscillator 10 for generating a signal of 1 MHz, a first divider 11-1 for dividing the output of the oscillator 10 into one hundred thousandths, and the first A divider 11 comprising a second divider 11-2 which divides the output of the divider into one tenth again, and a plurality of counters 12 that receive and count the clock of the divider 11. -1 to 12-5 and a display circuit 13 for decoding the output of the counter by the plurality of decoders 13-1 to 13-6 and displaying the result on the plurality of displays 13-7 to 13-12. In the digital clock provided, a calibration time detection circuit 15 and a calibration mode drive circuit 14 are connected to an output of the counter circuit 12, and the calibration time detection circuit 15 is connected to the counter circuit 12. Comparator 15-1 to 15-5 connected to the plurality of counters 12-1 to 12-5, respectively, and an AND gate A4 to logically multiply the outputs of these comparators. Standard of 15-1,15-3) The data value was set to 10, the reference data values of the counters 15-2 and 15-4 were set to 6, and the reference data values of the counters 15-5 were set to 12 to detect the calibration time at 12 o'clock.
그리고, 상기 교정모드 구동회로(14)는 상기 복수카운터(12-1∼12-5)에 각각 접속되는 비교기(14-1∼14-5)와 이들 비교기의 출력을 논리곱하는 앤드게이트(A5)로 구성되며, 상기 비교기(14-1∼14-5)의 기준데이터값은 각각 7,5,9,5,11로 설정되어 12시3분전에 앤드게이트(A5)에 하이레벨의 신호를 출력하여 후술하는 시보발생회로(16)와 시간교정회로(18)를 구동시키도록 구성되어있다.Further, the calibration mode, the drive circuit 14 is a logic AND gate for multiplying the output of the comparator (14-1~14-5) and these comparators are respectively connected to the plurality of counters (12-1~12-5) (A 5 Reference data values of the comparators 14-1 to 14-5 are set to 7,5, 9, 5 , and 11, respectively, and the high level signal is transmitted to the AND gate A 5 before 12: 3. It is configured to drive the time signal generating circuit 16 and the time calibration circuit 18 to be described later.
상기 교정모드구동회로(14)의 출력에는 전원(16-1) 및 통상의 광석라디오(2석라디오)(16-2)로 구성되는 시보발생회로(16)가 접속되며, 상기 전원(16-1)은 교정시간에만 전원을 공급하도록 상기 교정모드구동회로(14)의 출력에 의해 작동되며, 상기 라디오(16-2)는 동조수단과 가장 가까운 곳의 방송국을 모니터하는 모니터가 부착된 가장 간단한 구성의 광석 라디오로(2석 라디오)로 구성되고 방송국에서 송신하는 시보신호를 청취하도록 구성되어 있다.An output of the calibration mode drive circuit 14 is connected to a time signal generating circuit 16 composed of a power supply 16-1 and a normal ore radio (two-seat radio) 16-2. 1) is operated by the output of the calibration mode drive circuit 14 to supply power only during calibration time, the radio 16-2 being the simplest with a monitor to monitor the station closest to the tuning means. It consists of an ore radio (two seat radio) of a structure, and is comprised so that a time signal may be transmitted from a broadcasting station.
상기 시보발생회로(16)의 출력에는 상기 시보신호가 입력되면 이를 전기신호로 변환하는 톤디텍터(17-1)와 이 변환된 전기신호를 오차없이 DC신호로 변환하는 DC변환회로(17-2)로 구성되는 시보검출회로(17)가 접속되며, 상기 톤디텍터(17-1)는 통상의 음향전기변환소자로 형성되고, 상기 변환회로(17-2)는 직렬 접속의 직렬공진회로(L1,C1)및 병렬공진회로(L2,C2)와 직렬 접속의 병렬공진회로(L2',C2')및 직렬공진회로(L1',C1')를 병렬로 접속하여 일단을 접지점에 타단은 상기 톤디텍터(17-1)에 각각 접속함과 동시에 상기 각 직렬회로(L1,C1,L1',C1')와 병렬회로(L2,C2,L2',C2')의 접속점(가,나)에서 신호를 인출하여 4개의 다이오드로 형성되는 브릿지회로(BR)의 입력측에 접속하고 상기 브릿지회로(BR)의 출력측은 비교기(OP)의 입력단자에 접속하도록 구성되어 있다.At the output of the time signal generating circuit 16, when the time signal is input, the tone detector 17-1 converts the signal into an electric signal and the DC conversion circuit 17-2 converts the converted electric signal into a DC signal without error. Is connected to a time signal detecting circuit 17, the tone detector 17-1 is formed of a conventional acoustic-electric conversion element, and the conversion circuit 17-2 is a series resonant circuit L in series connection. 1 , C 1 ) and parallel resonant circuits (L 2 , C 2 ) and parallel resonant circuits (L 2 ′, C 2 ′) and series resonant circuits (L 1 ′, C 1 ′) in series connection One end is connected to the ground detector 17-1 and the other end is connected to each of the series detectors L 1 , C 1 , L 1 ′, C 1 ′ and parallel circuits L 2 , C 2 , L. 2 ', C 2 '), the signal is drawn out and connected to the input side of the bridge circuit BR formed of four diodes, and the output side of the bridge circuit BR is the input of the comparator OP. To connect to the terminal It is.
또한 상기 교정모드구동회로(14), 시보검출회로(17) 및 교정시간검출회로(15)의 각출력에 시간교정회로(18)가 접속되어 있으며, 시간교정회로(18)는 교정모드구동회로(14)의 출력이 입력되면 하이레벨의 신호를, 상기 교정시간검출회로(15)의 출력이 입력되면 로우레벨의 신호를 발생하는 통상의 쌍안정회로로 구성되는 패스트 컨트롤회로(18-2)와, 상기 교정시간검출회로(15)의 출력이 입력되면 로우레벨의 신호를, 상기 시보발생회로(17)의 출력이 입력되면 하이레벨의 신호가 각각 출력되는 쌍안정회로로 구성되는 런컨트롤회로(18-1)로 구성되어 있다.Further, a time calibration circuit 18 is connected to each output of the calibration mode drive circuit 14, the time signal detection circuit 17, and the calibration time detection circuit 15, and the time calibration circuit 18 is a calibration mode drive circuit. A fast control circuit 18-2 comprising a conventional bistable circuit that generates a high level signal when the output of (14) is input and a low level signal when the output of the calibration time detection circuit 15 is input. And a run control circuit configured to output a low level signal when the output of the calibration time detection circuit 15 is input, and a high level signal when the output of the time signal generator 17 is input. It consists of (18-1).
상기 분주기(11)와 카운터회로(12)사이에 상기 시간교정회로(18) 출력측에 의해 제어되는 카운터입력변경회로(19)가 접속되어 있다.A counter input change circuit 19 controlled by the time correction circuit 18 output side is connected between the divider 11 and the counter circuit 12.
상기 카운터 입력변경회로(19)는 제1분주기(11-1)의 출력과 상기 패스트컨트롤회로(18-2)의 반전된 출력을 입력으로 하는 앤드게이트(A1)와, 상기 제2분주기(11-2)의 출력과 상기 패스트 컨트롤회로(18-2)의 출력을 입력으로 하는 앤드게이트(A2)와, 상기 앤드게이트(A1∼A2)의 출력을 논리합하는 오어게이트(O1)와, 상기 오어게이트(O1)의 출력과 상기 런컨트롤회로(18-1)의 출력을 입력으로 하는 앤드게이트(A3)와, 상기 패스트 컨트롤회로(18-2)의 출력을 반전시키는 인버터(I3)로 구성되어 있다.The counter input change circuit 19 includes an AND gate A 1 which receives the output of the first divider 11-1 and the inverted output of the fast control circuit 18-2, and the second divider. An AND gate A 2 for inputting the output of the period 11-2 and the output of the fast control circuit 18-2, and an OR gate for ORing the outputs of the AND gates A 1 to A 2 . O 1 ), the output of the or gate O 1 and the output of the run control circuit 18-1, the AND gate A 3 , and the output of the fast control circuit 18-2. It consists of the inverter I3 which inverts.
이와같이 구성된 본 발명의 작동에 대하여 설명한다.The operation of the present invention configured as described above will be described.
먼저 라디오의 모니터 및 동조장치를 사용하여 가장 가까이 있는 방송국에 맞추어 놓는다.First, use the radio's monitor and tuner to tune into the nearest station.
상기 발진회로(10)는 통상 1,000,000Hz의 주파수를 발생하고 이를 제1분주기(11-1)에서 100,000분의 1로 분주되어 1초에 10개의 클럭을 발생한다.The oscillation circuit 10 typically generates a frequency of 1,000,000 Hz and is divided into one hundred thousandths in the first divider 11-1 to generate ten clocks in one second.
이어 제2분주기(11-2)에서 10분의 1로 다시 분주되어 1초에 1개의 클럭을 발생한다.Subsequently, the second divider 11-2 is divided into one tenth to generate one clock per second.
이 분주된 클럭주파수의 클럭은 정상적일때에는 후술하는 바와같이 카운터 입력변경회로(19)를 경유하여 1초마다 1클럭씩 카운터회로(12)로 보내진다.When the divided clock frequency clock is normal, the clock is sent to the counter circuit 12 by one clock every second via the counter input change circuit 19 as described later.
상기 카운터회로(12)는 이를 계수하여 표시회로(13)를 통하여 시간을 표시하게 된다.The counter circuit 12 counts this and displays the time through the display circuit 13.
이때 교정모드구동회로(14)는 교정시간보다 몇초 빠른시간(본 실시예에서는 3초)이되면 각 비교기(14-1∼14-5)에서 하이레벨의 출력이 발생하고 이는 앤드게이트(A5)를 통하여 시보발생회로(16)의 전원을 턴온시켜 라디오(16-2)를 구동시킴과 동시에 시간교정회로(18)의 패스턴 컨트롤회로(18-1)의 패스트 단자로 인가되어 로우레벨을 출력시키게 한다.At this time, the calibration mode drive circuit 14 is a few seconds when the short time (three seconds in this embodiment) than the calibration time, the output of a high level occurs at each comparator (14-1~14-5) and that the AND gate (A 5 The power supply of the time signal generating circuit 16 is turned on to drive the radio 16-2, and is applied to the fast terminal of the fast turn control circuit 18-1 of the time calibration circuit 18 to control the low level. To output
이 로우레벨의 신호는 앤드게이트(A2)를 디스에이블시킴과 동시에 인버터(I3)를 통하여 하이레벨로 되어 앤드게이트(A1)를 인에이블시킨다.This low level signal disables the AND gate A 2 and at the same time becomes high through the inverter I 3 to enable the AND gate A 1 .
따라서, 카운터입력변경회로(19)는 초당 10개의 클럭을 발생하게 되어 카운터회로(12)는 10배 빠르게 작동되어 시간을 12시에 미리 맞추어 놓게한다.Thus, the counter input change circuit 19 generates 10 clocks per second so that the counter circuit 12 is operated 10 times faster to set the time at 12 o'clock in advance.
이것에 의해 실제의 시간보다 빨리 12시에 도달되면 교정시간검출회로(15)의 각 비교기(15-1∼15-5)는 하이레벨로 되고 이는 앤드게이트(A4)를 통하여 하이레벨의 신호를 출력한다.As a result, when the clock reaches 12 o'clock earlier than the actual time, each of the comparators 15-1 to 15-5 of the calibration time detection circuit 15 becomes a high level, which is a high level signal through the AND gate A 4 . Outputs
이 신호는 패스트 컨트롤회로(18-2)의 슬로우단자에 입력되어 하이레벨의 신호를 출력시킴과 동시에 런컨트롤회로(18-1)의 스톱단자에 인가되어 로우레벨의 출력을 발생케하고 이 로우레벨의 신호는 앤드게이트(A3)의 일측 입력단자에 ;보내져서 앤드게이트(A3)를 인에이블시킴으로 카운터회로(12)에 클럭이 입력되는 것을 차단하게 된다. 따라서, 시계는 12시에 맞추어진 상태에서 중지상태로 된다.This signal is input to the slow terminal of the fast control circuit 18-2 to output a high level signal, and is applied to the stop terminal of the run control circuit 18-1 to generate a low level output. level of the signal on one input terminal of the AND gate (a 3); is sent to the AND gate block (a 3) an enable sikimeuro which the clock input to the counter circuit 12. Therefore, the clock is stopped when it is set at 12 o'clock.
그후 라디오에서 시보신호가 발생되면 톤디텍터(17-1)는 시보신호에 상응하는 소정주파수를 가지는 전기신호로 변환시켜서 DC변환회로(17-2)로 보내고, 변환회로(17-2)는 상기 전기신호의 소정주파수에 직렬공진회로(L1,C1,L1'C1')와 병렬공진회로(L2,C2,L2',C2')가 공진하게 되고 이것에 의해(이것은 잡음으로 인해 오출력이 발생되는 것을 막기위해서 이다)병렬공진회로(L2,C2,L2',C2')는 최대의 전압이 검출되고 직렬공진회로(L1,C1,L1',C1')는 제로의 전압이 검출된다.Then, when the time signal is generated from the radio, the tone detector 17-1 converts the signal into an electric signal having a predetermined frequency corresponding to the time signal and sends the signal to the DC conversion circuit 17-2. The series resonant circuits (L 1 , C 1 , L 1 'C 1 ') and the parallel resonant circuits (L 2 , C 2 , L 2 ', C 2 ') resonate at a predetermined frequency of the electrical signal. This is to prevent false output from noise.) Parallel resonant circuit (L 2 , C 2 , L 2 ', C 2 ') detects the maximum voltage and series resonant circuit (L 1 , C 1 , L). 1 ', C 1 ') is a voltage of zero is detected.
따라서 가의 단자에는 0, 나의 단자에는 소정전압(VM)이 발생되어 브릿지 회로를 통하여 정류된 후 비교기(OP)를 통하여 출력하게 된다.Accordingly, a zero voltage is generated at the false terminal and a predetermined voltage VM is generated at the terminal of the false terminal to be rectified through the bridge circuit and then output through the comparator OP.
이 신호는 린컨트롤회로(18-1)의 턴단자에 입력되어 하이레벨의 신호를 출력시키고 이 하이레벨의 신호는 앤드게이트(A3)를 다시 인에이블시키게 되어 이미 인에이블 상태에 있는 앤드게이트(A2)를 통하여 출력되는 정상시의 클럭주파수(1초에 1클럭)가 카운터회로에 입력되어 시계가 다시 작동하게 된다.This signal is input to the turn terminal of the lean control circuit 18-1 to output a high level signal, and the high level signal enables the AND gate A 3 again to enable the AND gate that is already enabled. The normal clock frequency (1 clock per second ) output through (A 2 ) is input to the counter circuit, and the clock is restarted.
그리고 상기 변환회로(17-2)의 출력은 시보발생회로(16)의 전원(16-1)의 오프단자에도 인가되어 라디오의 전원공급을 중지하여 불요의 전원낭비를 방지한다.The output of the conversion circuit 17-2 is also applied to the off terminal of the power supply 16-1 of the time signal generating circuit 16 to stop the power supply of the radio to prevent unnecessary power waste.
본 발명의 실시예에서 라디오는 가격을 고려하여 소형 광석라디오(2석 라디오)를 사용하였으나 이는 필요에 따라서 일반 라디오를 사용할 수 있음은 말할것도 없다.In the embodiment of the present invention, the radio uses a small ore radio (two-seat radio) in consideration of the price, but it goes without saying that a general radio can be used if necessary.
그리고 시간교정시간은 12시로 예를들었으나 이는 24시로 할 수도 있다.And the time calibration time is 12 o'clock, but it could be 24 o'clock.
이상과 같이 본 발명에 의하면 방송국으로 부터 전송되어 오는 시보신호를 검출하여 적어도 매일 한번씩 자동으로 시계를 교정할 수 있다는 효과가 있다.As described above, according to the present invention, the watch can be automatically calibrated at least once every day by detecting the time signal transmitted from the broadcasting station.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003942A KR0166320B1 (en) | 1996-02-16 | 1996-02-16 | Automatic correction timepiece using broadcasting time signal |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960003942A KR0166320B1 (en) | 1996-02-16 | 1996-02-16 | Automatic correction timepiece using broadcasting time signal |
Publications (2)
| Publication Number | Publication Date |
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| KR970062834A KR970062834A (en) | 1997-09-12 |
| KR0166320B1 true KR0166320B1 (en) | 1999-03-20 |
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ID=19451429
Family Applications (1)
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| KR1019960003942A KR0166320B1 (en) | 1996-02-16 | 1996-02-16 | Automatic correction timepiece using broadcasting time signal |
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| Country | Link |
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| KR (1) | KR0166320B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007139265A1 (en) * | 2006-05-25 | 2007-12-06 | Korea Research Institute Of Standards And Science | Method for providing self-surviving clock to be synchronized with a timecast in commercial broadcasting |
| WO2018216866A1 (en) | 2017-05-26 | 2018-11-29 | 주식회사 엘지화학 | Electrolyte solution for lithium-sulfur battery and lithium-sulfur battery comprising same |
-
1996
- 1996-02-16 KR KR1019960003942A patent/KR0166320B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007139265A1 (en) * | 2006-05-25 | 2007-12-06 | Korea Research Institute Of Standards And Science | Method for providing self-surviving clock to be synchronized with a timecast in commercial broadcasting |
| WO2018216866A1 (en) | 2017-05-26 | 2018-11-29 | 주식회사 엘지화학 | Electrolyte solution for lithium-sulfur battery and lithium-sulfur battery comprising same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970062834A (en) | 1997-09-12 |
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