KR0166167B1

KR0166167B1 - Skew free clock signal generating circuit

Info

Publication number: KR0166167B1
Application number: KR1019950050991A
Authority: KR
Inventors: 최진국
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-12-16
Filing date: 1995-12-16
Publication date: 1999-03-20
Also published as: KR970055390A

Abstract

본 발명은 소정의 클럭 신호(CLKIN)를 입력받아 일정 시간 지연시킨 후 출력하는 입력 버퍼(1); 궤환 신호에 따라 지연 시간을 결정하고, 결정된 지연 시간 동안 상기 입력 버퍼의 출력 신호를 지연시켜 출력하는 수단(2); 전체 칩의 구석 구석에 위치한 소정의 기능부를 구동하는 다수의 분리 버퍼(5); 상기 입력 버퍼의 출력 신호를 지연시켜 출력하는 수단의 출력을 입력받아 상기 다수의 분리 버퍼를 모두 구동하는 총괄 클럭 드라이버(3); 상기 총괄 클럭 드라이버의 출력 신호를 입력받아 상기 다수의 분리 버퍼로 공급하는데 있어서 발생하는 기생 부하가 모두 일정한 값을 가지도록 하는 입력 로드 보상 수단(4); 및 상기 분리 버퍼의 출력 신호와 상기 입력 신호의 위상을 일치시키기 위하여 상기 입력 로드 보상 수단의 출력 신호선 중 어느 하나에 인가되는 신호를 일정 시간 지연시켜 상기 궤환 신호로 출력하는 궤환 수단(10)을 구비하는 것을 특징으로 하는 스큐 프리 클럭 신호 발생 회로에 관한 것으로, 칩내의 어떤 기능부에도 동일한 시점에 동일한 신호 지연을 가지는 클럭 신호를 공급할 수 있어 반도체 소자 성능을 향상시킬 수 있도록 한 것이다.The present invention includes an input buffer 1 for receiving a predetermined clock signal CLKIN and delaying a predetermined time to output the delayed signal; Means (2) for determining a delay time according to the feedback signal and delaying and outputting an output signal of the input buffer for the determined delay time; A plurality of separate buffers 5 for driving predetermined functions located at every corner of the entire chip; A generalized clock driver (3) which receives the output of the means for delaying the output signal of the input buffer and outputs the plurality of separate buffers; Input load compensation means (4) for all parasitic loads generated when receiving the output signal of the overall clock driver and supplying them to the plurality of separate buffers; And feedback means (10) for delaying a signal applied to any one of the output signal lines of the input load compensation means to output the feedback signal in order to match the phase of the output signal of the separation buffer and the input signal. The present invention relates to a skew pre-clock signal generation circuit, which can provide a clock signal having the same signal delay to any functional unit in a chip at the same time to improve semiconductor device performance.

Description

Skew preclocked signal generation circuit

제1도는 본 발명의 일실시예에 따른 스큐 프리 클럭 신호 발생 회로의 블럭 구성도.1 is a block diagram of a skew pre-clock signal generation circuit according to an embodiment of the present invention.

제2도는 제1도의 입력 로드 보상부의 일예시 상세 회로도.FIG. 2 is a detailed circuit diagram of an example of the input load compensator of FIG.

제3도는 제1도의 분리 버퍼 및 기능부의 일예시 상세 회로도.3 is a detailed circuit diagram of an example of a separate buffer and a functional part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 입력 버퍼 2 : 피엘엘(PLL)1: Input buffer 2: PLL

3 : 총괄 클럭 드라이버 4 : 입력 로드 보상부3: overall clock driver 4: input load compensator

5 : 분리 버퍼 10 : 궤환부5: Separation buffer 10: Feedback part

본 발명은 스큐 프리 클럭(skew free clock) 신호 발생 회로에 관한 것으로, 특히 대단위 칩에서 동일한 시점에 동일한 신호 지연을 갖는 다수의 클럭 신호를 발생시키기 위한 스큐 프리 클럭 신호 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a skew free clock signal generation circuit, and more particularly to a skew free clock signal generation circuit for generating a plurality of clock signals having the same signal delay at the same time in a large chip.

즉, 본 발명은 클럭 신호를 사용해서 동기형 회로를 구성할 때 각각의 여러 곳에 분산된 플립플롭(flip flop)이나 래치 셀(latch cell)에 동일한 시간에 상승(rise) 또는 하강(fall)하는 클럭 신호를 공급하기 위한 것으로서 마이크로 프로세서 등 대단위 칩 설계에 주로 적용될 수 있다.In other words, when the synchronous circuit is configured using a clock signal, the present invention rises or falls at the same time to flip-flops or latch cells distributed in various locations. It is used to supply clock signals, and can be mainly applied to large chip designs such as microprocessors.

일반적으로, 클럭 신호는 외부에서 발생되어 설괸 칩의 입력 클럭 단자를 통해 내부 구동 회로와 연결됨으로써 칩 전체에 클럭 신호를 전달하게 끔 된다.In general, the clock signal is externally generated and connected to the internal driving circuit through the input clock terminal of the chip, thereby transmitting the clock signal to the entire chip.

그러나, 프로세스 기술이 점점 발전되어 최소 소자 크기가 점점 작아짐으로 해서 더 많은 기능의 소자가 한 칩에 집적되고, 그 처리 속도 역시 점차 빨라지게 됨에 따라 배선의 저항, 용량 성분, 온도 변화, 프로세스 변화, 전원 전압의 변동 및 버퍼 지연 시간의 변화에 따라 동일한 시간에 클럭을 각 소자에 공급하기에 어려움이 있었다.However, as process technology advances and the minimum device size becomes smaller, more functional devices are integrated into one chip, and the processing speed also becomes faster, resulting in increased resistance, capacitance, temperature variation, process variation, Due to fluctuations in power supply voltage and changes in buffer delay time, it was difficult to supply a clock to each device at the same time.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 클럭 스큐를 제거하기 위해 클럭 드라이버 입력 모드(load)를 통일화시키고 피엘엘(PLL; Phase Locked Loop)을 이용하여 입력 클럭의 위상(phase)과 클럭 드라이버의 출력 위상을 일치시킴으로써, 칩 내의 어떤 기능부에도 동일한 시점에 동일한 신호 지연을 가지는 클럭 신호를 공급할 수 있는 스큐 프리 클럭 신호 발생 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problem, and the clock driver input mode is unified to eliminate clock skew and PLL (Phase Locked Loop) is used to phase the input clock. It is an object of the present invention to provide a skew pre-clock signal generation circuit capable of supplying a clock signal having the same signal delay at the same time to any functional unit in a chip by matching the output phase of the clock driver with the output driver.

상기 목적을 달성하기 위하여 본 발명은, 소정의 클럭 신호(CLKIN)를 입력받아 일정 시간 지연시킨 후 출력하는 입력 버퍼; 궤환 신호에 따라 지연 시간을 결정하고, 결정된 지연 시간 동안 상기 입력 버퍼의 출력 신호를 지연시켜 출력하는 수단; 전체 칩의 구석 구석에 위치한 소정의 기능부를 구동하는 다수의 분리 버퍼; 상기 입력 버퍼의 출력 신호를 지연시켜 출력하는 수단의 출력을 입력받아 상기 다수의 분리 버퍼를 모두 구동하는 총괄 클럭 드라이버; 상기 총괄 클럭 드라이버의 출력 신호를 입력받아 상기 다수의 분리 버퍼로 공급하는데 있어서 발생하는 기생 부하가 모두 일정한 값을 가지도록 하는 입력 로드 보상 수단; 및 상기 분리 버퍼의 출력 신호와 상기 입력 신호의 위상을 일치시키기 위하여 상기 입력 로드 보상 수단의 출력 신호선 중 어느 하나에 인가되는 신호를 일정 시간 지연시켜 상기 궤환 신호로 출력하는 궤환 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention, an input buffer for receiving a predetermined clock signal (CLKIN) after a predetermined time delay and outputs; Means for determining a delay time according to the feedback signal and delaying and outputting an output signal of the input buffer for the determined delay time; A plurality of isolation buffers driving predetermined functions located at every corner of the entire chip; A generalized clock driver which receives the output of the means for delaying the output signal of the input buffer and outputs the plurality of separate buffers; Input load compensation means for all parasitic loads generated when receiving the output signal of the integrated clock driver and supplied to the plurality of separate buffers; And feedback means for delaying a signal applied to any one of the output signal lines of the input load compensating means for a predetermined time to output the feedback signal in order to match an output signal of the separation buffer with a phase of the input signal. It is done.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 일실시예에 따른 스큐 프리 클럭 신호 발생 회로의 블럭 구성도로서, 도면에서 설명 부호 11은 분리 버퍼, 12는 출력 부하, 13은 더미(dummy) 입력 버퍼를 각각 나타낸다.FIG. 1 is a block diagram of a skew pre-clock signal generation circuit according to an exemplary embodiment of the present invention, wherein reference numeral 11 denotes a separate buffer, 12 an output load, and 13 a dummy input buffer.

본 실시예는 도면에 도시된 바와 같이 입력 버퍼(1), PLL(2), 총괄 클럭 버퍼(3), 입력 로드 보상부(4), 분리 버퍼(5), 궤환부(10)를 구비한다.This embodiment includes an input buffer 1, a PLL 2, an integrated clock buffer 3, an input load compensator 4, a separate buffer 5, and a feedback unit 10 as shown in the figure. .

여기서, 입력 버퍼(1)는 수정 발진기 등을 통하여 발생된 클럭 신호(CLKIN)를 입력받아 일정 시간(tφ) 지연시킨 신호(IBCLK)를 출력한다. 출력 신호(IBCLK)는 어떤 임의의 온도, 공급 전압과 프로세스 변동 오차를 내포하는 신호이다. 즉, 지연 시간(tφ)은 상기한 세 조건의 영향으로 인해 변할 수 있다.Here, the input buffer 1 receives a clock signal CLKIN generated through a crystal oscillator or the like and outputs a signal IBCLK delayed by a predetermined time tφ. The output signal IBCLK is a signal containing some arbitrary temperature, supply voltage and process variation error. That is, the delay time tφ may change due to the influence of the three conditions described above.

PLL(2)은 입력 버퍼(1)의 출력 신호(IBCLK)를 입력받아 일정 시간(t1) 지연시킨 신호(PCLK)를 출력하는데, 여기서 지연 시간(t1)은 제어가능한 것으로, 피드백(feedback) 신호(FEEDBACK CLK)와 상기 입력 버퍼(1)의 출력 신호(IBCLK)의 위상을 비교함으로써 그 제어가 이루어진다.The PLL 2 receives the output signal IBCLK of the input buffer 1 and outputs a signal PCLK delayed by a predetermined time t1, where the delay time t1 is controllable and a feedback signal. The control is made by comparing the phase of (FEEDBACK CLK) with the output signal IBCLK of the input buffer 1.

총괄 클럭 드라이버(global clock driver)(3)은 상기 PLL(2)의 출력 신호(PCLK)를 입력받아 일정 시간(t2) 지연시킨 신호(GCLK)를 출력한다. 이 총괄 클럭 드라이버(3)는 PLL(2)과 가능한 인접한 위치에 위치하여 칩 전체 구석 구석에 위치한 곳까지 드라이브할 수 있도록 그 크기가 결정된다.The global clock driver 3 receives the output signal PCLK of the PLL 2 and outputs a signal GCLK delayed by a predetermined time t2. The overall clock driver 3 is sized so that it can be located as close as possible to the PLL 2 and drive to the corner of the entire chip.

입력 로드 보상부(4)는 총괄 클럭 드라이버(3)의 출력 신호(GCLK)를 입력받아 칩 전체 구석 구석에 위치할 분리 버퍼(5)로 공급하는데 있어서 발생하는 기생 부하가 모두 일정한 값을 가지도록 한다. 실제, 상기 총괄 클럭 드라이버(3)로부터 가장 먼 곳에 위치한 분리 버퍼를 기준으로 해서 부하를 결정한다. 일예로, 만약 (1)번 신호선이 12000μm의 길이이라 하고, (2)번 신호선이 8000μm라고 한다면, 4000μm 만큼의 길이에 해당하는 저항과 용량 성분을 입력 로드 보상부(4)내 (2)번 선로 상에 삽입하는 것이다. 이렇게 함으로써, 신호(GCLK)는 선로 다발(1,2,3,…,(n-1) 및 (n))에서 동일한 지연 시간(t3)을 갖는 신호를 가지게 된다.The input load compensator 4 receives the output signal GCLK of the integrated clock driver 3 and supplies the parasitic loads generated in supplying the separation buffer 5 to be located in every corner of the chip to have a constant value. do. In practice, the load is determined based on a separate buffer located farthest from the overall clock driver 3. For example, if the signal line (1) is 12000 μm long and the signal line (2) is 8000 μm, the resistance and capacitance components corresponding to the length of 4000 μm are input to (2) in the input load compensator (4). Is inserted on the track. By doing so, the signal GCLK is a signal having the same delay time t3 at the line bundles 1, 2, 3, ..., (n-1) and (n). Will have

분리 버퍼(5) 각각은 신호에 대해서 동일한 입력 로드를 가지며 본 실시예에 따른 클럭 발생 회로와 기능부(20; 기능부 1 내지 기능부 n)를 분리하는 역할을 하며, 충분히 큰 구동 능력을 가진다. 그리고, 여기서 발생된 신호(CLK)는 지연 시간(t4)을 가진 후 각 단위 기능을 수행하는 기능부(20)에 각각 공급된다. 이 클럭(CLK) 모두는 동일한 시점에서 상승하거나 하강하는 균질의 신호 파형을 갖게 된다.Each of the isolation buffers 5 is a signal It has the same input load for and separates the clock generation circuit and the functional units 20 (functional units 1 to n) according to the present embodiment, and have a sufficiently large driving capability. In addition, the generated signal CLK is supplied to the functional unit 20 which performs each unit function after having the delay time t4. All of these clocks CLK have a homogeneous signal waveform that rises or falls at the same time.

궤환부(10)는 최종 출력 신호(CLK)와 입력 신호(CLKIN)의 위상(phase)를 정확히 일치시키기 위하여 입력 로드 보상부(4)의 출력 신호선 중 하나(n)에 인가되는 신호를 일정 시간 지연시킨 후 상기 PLL(2)의 입력 단자로 궤환시키는 기능부로서, 크게 분리 버퍼(11)와, 출력 부하(12)와, 더미 입력 버퍼(13)를 구비한다.The feedback unit 10 is a signal applied to one of the output signal lines of the input load compensator 4 in order to exactly match the phase of the final output signal CLK and the input signal CLKIN. Is a function unit for feeding back to the input terminal of the PLL 2 after a predetermined time delay, and includes a large separation buffer 11, an output load 12, and a dummy input buffer 13.

신호(CLKIN)와 신호(CLK)의 위상을 동일하게 하기 위해 PLL(2)으로 궤환하는 신호(FEEDBACK CLK)가 제공되는데, 입력 로드 보상부(4)로부터 출력되는 하나의 신호가 분리 버퍼(11)에 입력되는데, 이때 신호가 흐르는 선로 역시 여러 분리 버퍼(5)로 향하는 선로 중 가장 먼 선로를 기준으로 해서 일정 저항과 일정 용량을 가지고 진행하게 되므로 다른 신호와 동일한 지연 시간(t3)을 가진다.In order to equalize the phase of the signal CLKIN and the signal CLK, a signal FEEDBACK CLK, which is fed back to the PLL 2, is provided, and one signal output from the input load compensator 4 is provided. Is input to the separation buffer 11, where a signal The line through which the signal flows through is also proceeded with a certain resistance and a certain capacity based on the farthest line among the lines destined for the various buffers (5). Has a delay time t3 equal to.

이 신호는 분리 버퍼(11)의 지연 시간(t4) 후 더미 입력 버퍼(13)를 지나게 되는데, 이 버퍼(13)는 입력 버퍼(1)와 동일한 지연 시간(tφ)을 가지기 때문에 총 지연 시간 't1+t2+t3+t4+tφ' 후에 PLL의 입력 단자에 인가된다.This signal passes through the dummy input buffer 13 after the delay time t4 of the isolation buffer 11, which has the same delay time tφ as the input buffer 1, so the total delay time ' After t1 + t2 + t3 + t4 + tφ ', it is applied to the input terminal of the PLL.

따라서 입력 신호(CLKIN)가 기능부(20)로 공급되는 신호(CLK)에 이르기까지의 소요 시간(Ttotal)은 'tφ+t1+t2+t3+t4'rk 되며, 이때 소요 시간(Ttotal)이 입력 신호(CLKIN)의 사이클 시간과 동일하면, 신호(CLKIN)의 위상과 신호(CLK)의 위상이 정확히 일치함을 의미한다. 즉, 한 사이클 지연된 CLKIN 신호가 CLK에 가해지고 있다는 것이다.Therefore, the time Ttotal from the input signal CLKIN to the signal CLK supplied to the function unit 20 is' tφ + t1 + t2 + t3 + t4'rk, and the time Ttotal is If the cycle time of the input signal CLKIN is the same, it means that the phase of the signal CLKIN coincides with the phase of the signal CLK. That is, one cycle delayed CLKIN signal is being applied to CLK.

출력 부하(12)는 설명의 편의상 후술하기로 한다.The output load 12 will be described later for convenience of description.

제2도는 상기 입력 로드 보상부(4)의 일예시 상세 회로도로서, 도면에서 (1)은 총괄 클럭 드라이버(3)에서 가장 먼곳에 위치한 분리 버퍼를 구동시키기 위한 신호 라인이며, (2) 내지 (n-1)은 상기 (1)번 라인이 구동시키는 분리 버퍼보다 가까운 곳에 위치한 분리 버퍼를 구동시키기 위한 신호 라인이다.FIG. 2 is a detailed circuit diagram of an example of the input load compensator 4. In the drawing, reference numeral 1 denotes a signal line for driving a separate buffer located farthest from the overall clock driver 3, and (2) to ( n-1) is a signal line for driving a separation buffer located closer to the separation buffer driven by line (1).

(1)번 라인은 총괄 클럭 드라이버(3)에서 가장 먼곳에 위치한 분리 버퍼를 구동시키기 때문에 별도의 추가 로드가 필요없다.Line (1) drives a separate buffer located farthest from the generic clock driver (3), so no additional load is required.

(2)번 라인은 (1)번 라인에 의해 구동되는 분리 버퍼보다 상대적으로 가까운 곳에 위치하기 때문에 짧아진 신호 라인의 길이의 부하에 해당하는 저항과 용량으로 환산하면 저항(R1), 용량(C1)값이 산출되는데, 이 값을 Π3 모델로 구현한다. 여기서, 용량은 트랜지스터 게이트 폴리(gate poly)로 구현하고 저항은 필드 옥사이드(field oxide) 위에 폴리 라인을 형성함으로써 실현할 수 있다. 신호 라인의 저항 및 용량 성분의 등가 회로분은 시뮬레이션과 실험치로 튜닝(tuning)한다.Since line (2) is located relatively close to the separate buffer driven by line (1), the resistance (R1) and the capacity (C1) are converted into the resistance and capacity corresponding to the load of the length of the shortened signal line. ), Which is implemented as a Π3 model. Here, the capacitance can be realized by transistor gate poly, and the resistance can be realized by forming a poly line on the field oxide. Equivalent circuit components of the resistance and capacitive components of the signal line are tuned by simulation and experiment.

따라서, 신호(GCLK)는 분리 버퍼 입력 단자에서 동일한 신호 지연 시간(t3)을 갖는 클럭 입력을 가지게 된다.Therefore, the signal GCLK has a clock input having the same signal delay time t3 at the separate buffer input terminal.

제3도는 상기 분리 버퍼 및 기능부의 일예시 상세 회로도로서, 도면에서 51, 52는 인버터, 21, 22, 23은 기능부의 입력 버퍼를 각각 나타낸다.FIG. 3 is a detailed circuit diagram of an example of the separation buffer and the functional unit, in which FIGS. 51 and 52 represent inverters and 21, 22 and 23 represent input buffers.

구동 능력이 큰 인버터(51,52)로 각 기능부의 입력 버퍼(21 내지 23)를 구동해서, 최종적으로 단위 기능에서 사용할 클럭(CLKφ,CLK1,CLK2,…)이 발생되도록 한다. 여기서 인버터(51,52)는 크기를 정형화해서 모두 일정한 입력 로딩을 갖도록 설계한다.The input buffers 21 to 23 of the respective functional units are driven by inverters 51 and 52 having a large driving capability, so that the clocks CLKφ, CLK1, CLK2, ..., which will be used in the unit function, are finally generated. Here, the inverters 51 and 52 are designed to have a constant input loading by shaping the size.

참고적으로, 제1도의 상기 출력 부하(12)는 제3도의 입력 버퍼(21 내지 23)의 입력 캐패시턴스를 고려하여 설계된다.For reference, the output load 12 of FIG. 1 is designed in consideration of the input capacitance of the input buffers 21 to 23 of FIG.

프로세스 기술의 발달에 따라 좀더 미세한 선 폭과 지형이 생성이 가능함에 따라 예전에는 여러개의 칩으로 존재하던 것이 단일 칩으로 집적되고 그 처리 속도 역시 빨라지고, 상대적으로 커진 칩 사이즈 그리고 트랜지스터의 온 저항에 대비해서 커진 금속선의 저항 성분 등으로 이제는 칩의 구석 구석까지 동일한 시점에 상승, 하강하는 클럭을 공급하는 것이 칩의 동작을 결정하는 주요 요소중 하나가 되었다. 이러한 클럭을 발생시킬 수 있다는 것은 수백만 트랜지스터가 집접된 아주 큰 칩을 제작해서 동작시킬 수 있도록 할 수 있다는 것을 의미한다.As process technology advances, finer line widths and terrain can be generated, which previously existed as multiple chips to be integrated into a single chip, resulting in faster processing, relatively large chip size, and the on-resistance of transistors. As a result of the increased resistance of metal wires, supplying a clock that rises and falls at the same time to every corner of the chip is one of the main factors that determine the operation of the chip. The ability to generate these clocks means that millions of transistors can be built and operated with very large chips.

상기와 같이 이루어지는 본 발명은 칩 내의 어떤 기능부에도 동일한 시점에 동일한 신호 지연을 가지는 클럭 신호를 공급할 수 있어 반도체 소자 성능을 향상시킬 수 있는 특유의 효과가 있다.According to the present invention as described above, a clock signal having the same signal delay can be supplied to any functional unit in the chip at the same time, thereby having a unique effect of improving semiconductor device performance.

Claims

An input buffer for receiving a predetermined clock signal CLKIN and delaying the predetermined clock signal for a predetermined time; Means for determining a delay time according to the feedback signal and delaying and outputting an output signal of the input buffer for the determined delay time; A plurality of isolation buffers driving predetermined functions located at every corner of the entire chip; A generalized clock driver which receives the output of the means for delaying the output signal of the input buffer and outputs the plurality of separate buffers; Input load compensation means for all parasitic loads generated when receiving the output signal of the integrated clock driver and supplied to the plurality of separate buffers; And feedback means for delaying a signal applied to any one of the output signal lines of the input load compensating means for a predetermined time to output the feedback signal in order to match an output signal of the separation buffer with a phase of the input signal. A skew pre-clock signal generation circuit.

The apparatus of claim 1, wherein the delay time is determined according to the feedback signal, and the means for delaying and outputting the output signal of the input buffer during the determined delay time receives the output signal and the feedback signal of the input buffer, respectively, And determining the delay time according to the skew pre-clock signal generation circuit.

3. The apparatus of claim 2, wherein the delay time is determined according to the feedback signal, and the means for delaying and outputting the output signal of the input buffer during the determined delay time includes two output signals of the input buffer and the feedback signal. (PLL), skew pre-clock signal generation circuit characterized in that.

4. The skew pre-clock signal generation circuit according to any one of claims 1 to 3, wherein the input buffer varies its delay time according to an arbitrary temperature, a supply voltage, and a process variation error.

5. The apparatus of claim 4, wherein the input load compensating means equals a parasitic load of a signal line for driving a separate buffer located farthest from the overall clock driver and a parasitic load added to a signal line for driving another separate buffer. A skew pre-clock signal generation circuit comprising a plurality of loads.

6. The skew pre-clock signal generation circuit according to claim 5, wherein the separation buffer includes at least one inverter having a large driving capability to sufficiently drive the functional unit.

7. The skew pre-clock signal generation circuit according to claim 6, wherein the separation buffers have the same input load for the respective input signals.

8. The skew pre-clock signal generation circuit according to claim 7, wherein the inverter is sized.