KR0164520B1 - Current source with buffer - Google Patents

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KR0164520B1
KR0164520B1 KR1019950029266A KR19950029266A KR0164520B1 KR 0164520 B1 KR0164520 B1 KR 0164520B1 KR 1019950029266 A KR1019950029266 A KR 1019950029266A KR 19950029266 A KR19950029266 A KR 19950029266A KR 0164520 B1 KR0164520 B1 KR 0164520B1
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송문식
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김광호
삼성전자주식회사
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Abstract

개시된 전압 제한 버퍼를 가진 전류 소스는 전원전압-문턱전압의 레벨로 전압을 제한하여 저전압으로 구동이 가능하고, 출력신호의 세팅 시간이 짧으며, 소비전력이 적으며, 구성이 간단하다.The current source having the disclosed voltage limiting buffer can be driven at a low voltage by limiting the voltage to the level of the supply voltage-threshold voltage, the setting time of the output signal is short, the power consumption is low, and the configuration is simple.

본 발명은 입력 데이터를 비반전 및 반전시켜 각기 제1데이터 신호 및 제2데이터 신호로 출력하는 D형 플립플롭 회로와, 상기 제1데이터 신호에 응답하여 출력노드를 전원전압-문턱전압의 레벨로 풀업시키는 제1N형 모스 트랜지스터와, 상기 제2데이터 신호에 응답하여 출력 노드를 접지전압으로 풀다운시키는 제2N형 모스 트랜지스터와, 상기 출력 노드에 인가된 전압에 응답하여 출력 전류 신호를 스위칭 하는 전류 스위칭 수단을 구비한다.The present invention provides a D-type flip-flop circuit for non-inverting and inverting input data and outputting the first data signal and the second data signal, respectively, and outputting the output node to a level of a power supply voltage-threshold voltage in response to the first data signal. A first N-type MOS transistor to pull up, a second N-type MOS transistor to pull down an output node to ground voltage in response to the second data signal, and a current switching to switch an output current signal in response to a voltage applied to the output node Means.

Description

전압 제한 버퍼를 가진 전류소스Current source with voltage limit buffer

본 발명은 고속 디지털/아날로그 변환장치에 사용되는 전압 제한 버퍼를 가진 전류소스에 관한 것으로 특히 구조가 간단하고, 고속 디지털/아날로그 변환장치의 스위칭부에 구동전압을 공급하는 전압제한 버퍼를 가진 전류소스에 관한 것이다. 신호 처리기술의 디지털화로 고속동작 및 고해상도의 디지털/아날로그 변환 장치에 대한 요구가 증대되고 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current source having a voltage limiting buffer used in a high speed digital / analog converter, and is particularly simple in structure and includes a current source having a voltage limiting buffer for supplying a driving voltage to a switching part of the high speed digital / analog converter. It is about. With the digitization of signal processing technology, there is an increasing demand for high speed operation and high resolution digital to analog converters.

고속 동작 및 고해상도를 얻기 위하여 디지털/아날로그 변환장치는 CMOS 기술과 전류 출력기술을 사용하고 있다.To achieve high speed operation and high resolution, digital-to-analog converters use CMOS technology and current output technology.

좋은 선형특성을 출력신호를 얻기 위해서는 디지털/아날로그 변환장치의 스위칭 회로 및 스위칭 회로의 전단에 구비되는 전압 제한 버퍼의 역할이 매우 중요 하다.In order to obtain an output signal with good linear characteristics, the role of the voltage limiting buffer provided at the front end of the switching circuit and the switching circuit of the digital / analog converter is very important.

특히 전압 제한 버퍼는 출력신호의 세팅시간, 동작 속도 및 출력 스파이크등 디지털/아날로그 변환장치에 매우 중요한 영향을 준다.In particular, voltage limiting buffers have a significant impact on digital-to-analog converters, including the settling time, operating speed and output spikes of the output signal.

제1도는 디지털/아날로그 변환장치에 사용하는 종래의 전압 제한 버퍼를 가진 전류소스를 보인 회로도이다.1 is a circuit diagram showing a current source having a conventional voltage limiting buffer for use in a digital / analog converter.

이에 도시된 바와 같이 전압 제한 버퍼를 가진 전류소스는 크게 D형 플립플롭 회로(10), 전압제한 버퍼(20) 및 스위칭 회로(30)를 구비한다.As shown therein, the current source having the voltage limiting buffer includes a D-type flip-flop circuit 10, a voltage limiting buffer 20, and a switching circuit 30.

상기 D형 플립플롭 회로(10)는, 클럭신호(CK) 및 반전 클럭신호(CKB)에 의해 제어되어 입력 데이터(DATA)를 전달하는 제1전달 게이트(TG1)와, 인버터(I1)(I2)가 상호간에 반대 방향으로 연결되고 상기 제1전달 게이트(TG1)를 통과한 데이터(DATA)를 저장 및 출력하는 제1래치(LA1)와, 반전 클럭신호(CKB) 및 클럭신호 (CK)에 의해 제어되고 상기 제1래치(LA1)가 출력하는 데이터를 전달하는 제2전달 게이트(TG2)와, 인버터(13)(14)가 상호간에 반대 방향으로 연결되고 상기 제2전달 게이트(TG2)를 통과한 데이터를 저장 및 출력하는 제2래치(LA2)로 구성된다.The D-type flip-flop circuit 10 is controlled by a clock signal CK and an inverted clock signal CKB to transmit a first transfer gate TG1 and an inverter I1 (I2). ) Is connected to each other in the opposite direction and to the first latch LA1 for storing and outputting data DATA passing through the first transfer gate TG1, the inverted clock signal CKB and the clock signal CK. The second transfer gate TG2 and the inverters 13 and 14, which are controlled by the first latch LA1 and transmit the data output by the first latch LA1, are connected to each other in opposite directions, and the second transfer gate TG2 is connected to the second transfer gate TG2. It consists of a second latch (LA2) for storing and outputting the passed data.

상기 전압 제한 버퍼(20)는, 접지(GND)와 전원전압(Vcc)의 사이에 각기 직렬로 연결된 N형 모스 트랜지스터(N11)(N13)(N15) 및 N형 모스 트랜지스터(N12)(N14)(N16)가 병렬로 연결된다.The voltage limit buffer 20 includes N-type MOS transistors N11, N13, N15, and N-type MOS transistors N12, N14 connected in series between ground GND and a power supply voltage Vcc, respectively. N16 are connected in parallel.

상기 제1 및 제6N형 모스 트랜지스터(N11)(N16)의 게이트에는 상기 D형 플립플롭 회로(10)의 비반전 출력신호인 상기 제2래치(LA2)의 출력신호(DQ11)가 인가되게 접속되고, 상기 제2 및 제5N형 모스 트랜지스터(N12)(N15)의 게이트에는 상기 D형 플립플롭 회로(10)의 반전 출력신호인 상기 제2전달 게이트(TG2)의 출력신호(QB11)가 인가되게 접속된다.The output signals DQ11 of the second latch LA2, which are non-inverted output signals of the D-type flip-flop circuit 10, are applied to the gates of the first and sixth N-type MOS transistors N11 and N16. The output signal QB11 of the second transfer gate TG2, which is an inverted output signal of the D-type flip-flop circuit 10, is applied to the gates of the second and fifth N-type MOS transistors N12 and N15. Is connected.

그리고 상기 제3 및 제4N형 모스 트랜지스터(N13)(N14)의 게이트가 그의 소스에 각기 접속되고, 그 접속점이 상기 제5 및 제6N형 모스 트랜지스터(N15)(N16)의 드레인에 각기 접속된다.The gates of the third and fourth N-type MOS transistors N13 and N14 are respectively connected to their sources, and the connection points thereof are connected to the drains of the fifth and sixth N-type MOS transistors N15 and N16, respectively. .

또한 상기 제1N형 모스 트랜지스터(N11)의 드레인과 상기 제3N형 모스 트랜지스터(N13)의 소스가 상호간에 접속되어 그 접속점에서 반전 출력신호(QB12)가 출력되게 접속되고, 상기 제2N형 모스 트랜지스터(N12)의 드레인과 상기 제4N형 모스 트랜지스터(N14)의 소스가 상호간에 접속되어 그 접속점에서 비반전 출력신호(DQ12)가 출력되게 접속된다.In addition, the drain of the first N-type MOS transistor N11 and the source of the third N-type MOS transistor N13 are connected to each other so that an inverted output signal QB12 is output at the connection point thereof, and the second N-type MOS transistor is connected. A drain of N12 and a source of the fourth N-type MOS transistor N14 are connected to each other so that the non-inverting output signal DQ12 is output at the connection point thereof.

상기 스위칭 회로(30)는, 제1바이어스 전압(VBIAS1)이 게이트에 인가되게 접속되고 전류 소스로 동작하는 제1P형 모스 트랜지스터(P11)와, 상기 전압 제한 버퍼(20)의 비반전 출력신호(DQ12)가 게이트에 인가되어 상기 전류 소스인 제1P형 모스 트랜지스터(P11)를 통해 흐르는 전류가 접지(GND)로 흐르게 하는 제2P형 모스 트랜지스터(P12)와, 상기 전압 제한 버퍼(20)의 반전 출력신호(QB12)가 게이트에 인가되어 상기 제1P형 모스 트랜지스터(P11)를 통해 흐르는 전류가 출력 패드(10)로 흐르게 하는 제3P형 모스 트랜지스터(P13)를 구비한다.The switching circuit 30 includes a first P-type MOS transistor P11 connected to the first bias voltage VBIAS1 and applied as a gate and operating as a current source, and a non-inverted output signal of the voltage limiting buffer 20. DQ12 is applied to the gate to invert the second P-type MOS transistor P12 for flowing a current flowing through the first P-type MOS transistor P11 as the current source to ground GND, and the voltage limiting buffer 20. A third P-type MOS transistor P13 is applied to the output signal QB12 so that a current flowing through the first P-type MOS transistor P11 flows to the output pad 10.

이와같이 구성된 종래의 전압제한 버퍼를 가진 전류소스는 전원전압(Vcc)이 인가된 상태에서 입력되는 데이터(DATA)가 고전위 상태일 경우에 D형 플립플롭 회로(10)의 비반전 출력신호(DQ11)는 고전위상태로 되고, 반전 출력신호(QB11)는 저전위 상태로 된다.In the current source having the voltage limiting buffer configured as described above, the non-inverting output signal DQ11 of the D-type flip-flop circuit 10 when the data DATA input while the power supply voltage Vcc is applied is in a high potential state. ) Becomes a high potential state, and the inverted output signal QB11 becomes a low potential state.

상기 D형 플립플롭 회로(10)가 출력하는 고전위 상태의 비반전 출력신호(DQ11)는 전압 제한 버퍼(20)의 제1 및 제6N형 모스 트랜지스터(N11)(N16)의 게이트에 인가되고, 저전위 상태의 반전 출력신호(QB11)는 전압 제한 버퍼(20)의 제2 및 제5N형 모스 트랜지스터(N12)(N15)의 게이트에 인가되므로 제1 및 제6N형 모스트랜지스터(N11)(N16)는 도통 상태로 되고, 제2 및 제5N형 모스 트랜지스터(N12)(N15)는 차단 상태로 된다.The non-inverted output signal DQ11 of the high potential state output by the D-type flip-flop circuit 10 is applied to the gates of the first and sixth N-type MOS transistors N11 and N16 of the voltage limit buffer 20. Since the inverted output signal QB11 of the low potential state is applied to the gates of the second and fifth N-type MOS transistors N12 and N15 of the voltage limiting buffer 20, the first and sixth N-type MOS transistors N11 ( N16 is brought into a conductive state, and the second and fifth N-type MOS transistors N12 and N15 are turned off.

그러므로 제3N형 모스 트랜지스터(N13)는 차단 상태로 되고, 제4N형 모스 트랜지스터(N14)는 도통 상태로 되므로 전압 제한 버퍼(20)의 비반전 출력신호(DQ12)의 전위는 다음의 수학식 1과 같이 된다 .Therefore, since the 3N-type MOS transistor N13 is turned off and the 4N-type MOS transistor N14 is turned on, the potential of the non-inverted output signal DQ12 of the voltage limit buffer 20 is represented by Equation 1 below. Becomes.

VDQ12=Vcc-{VGS(N16)+VGS(N14)}VDQ12 = Vcc- {V GS (N16) + V GS (N14)}

여기서, VDQ12는 비반전 출력신호의 전위이고, VGS(N14) 및 VGS(N16)는 제4N형 모스 트랜지스터(N14) 및 제6N형 모스 트랜지스터(N16)의 게이트-소스간 전압이다.Here, VDQ12 is a potential of the non-inverting output signal, and V GS (N14) and V GS (N16) are gate-source voltages of the 4N-type MOS transistor N14 and the 6N-type MOS transistor N16.

즉, 전압 제한 버퍼(20)의 비반전 출력신호(DQ12)의 전위는 Vcc-2VT(여기서, VT는 제4 및 제6N형 모스 트랜지스터(N14)(N16)의 한계전압임)가 된다.That is, the potential of the non-inverted output signal DQ12 of the voltage limit buffer 20 becomes Vcc-2V T (where VT is the limit voltage of the fourth and sixth N-type MOS transistors N14 and N16).

그리고 전압 제한 버퍼(20)의 반전 출력신호(QB12)는 저전위 상태로 된다.The inverted output signal QB12 of the voltage limit buffer 20 is brought to a low potential state.

따라서, 스위칭 회로(30)의 제2P형 모스 트랜지스터(P12)는 차단 상태로 되고, 제3P형 모스 트랜지스터(P13)는 도통 상태로 되므로 전류 소스인 제1P형 모스 트랜지스터(P11)를 통해 흐르는 전류는 제3P형 모스 트랜지스터(P13)를 통해 출력 패드(IO)로 흐르게 된다.Therefore, since the second P-type MOS transistor P12 of the switching circuit 30 is in a blocking state and the third P-type MOS transistor P13 is in a conductive state, the current flowing through the first P-type MOS transistor P11 which is a current source. Flows to the output pad IO through the third P-type MOS transistor P13.

한편, 입력되는 데이터(DATA)가 저전위 상태일 경우에 상기와는 반대로 D형 플립플롭 회로(10)의 비반전 출력신호(DQ11)가 저전위 상태로 되고, 반전 출력신호(QB11)가 고전위 상태로 된다.On the other hand, when the input data DATA is in the low potential state, the non-inverted output signal DQ11 of the D-type flip-flop circuit 10 becomes the low potential state, and the inverted output signal QB11 is high. It is in the above state.

상기 D형 플립플롬 회로(10)가 출력하는 저전위 상태의 비반전 출력신호(DQ11)는 전압 제한 버퍼(20)의 제1 및 제6N형 모스 트랜지스터(N11)(N16)의 게이트에 인가되고, 고전위 상태의 반전 출력신호(QB11)는 전압 제한 버퍼(20)의 제2 및 제5N형 모스 트랜지스터(N12)(N15)의 게이트에 인가되므로 제1 및 제6N형 모스 트랜지스터(N11)(N16)는 차단상태로 되고, 제2 및 제5N형 모스 트랜지스터(N12)(N15)는 도통 상태로 된다.The non-inverted output signal DQ11 of the low potential state output by the D flip-flop circuit 10 is applied to the gates of the first and sixth N-type MOS transistors N11 and N16 of the voltage limit buffer 20. Since the inverted output signal QB11 of the high potential state is applied to the gates of the second and fifth N-type MOS transistors N12 and N15 of the voltage limiting buffer 20, the first and sixth N-type MOS transistors N11 ( N16 is turned off, and the second and fifth N-type MOS transistors N12 and N15 are turned on.

그러므로 제3N형 모스 트랜지스터(N13)는 도통 상태로 되고, 제4N형 모스 트랜지스터(N14)는 차단 상태로 되므로 전압 제한 버퍼(20)의 반전 출력신호(QB12)의 전위는 다음의 수학식 2와 같이 된다.Therefore, since the 3N-type MOS transistor N13 is in a conductive state and the 4N-type MOS transistor N14 is in a cut-off state, the potential of the inverted output signal QB12 of the voltage limit buffer 20 is expressed by the following equation (2). Become together.

VQB12=Vcc-{VGS(N15)+VGS(N13)}VQB12 = Vcc- {V GS (N15) + V GS (N13)}

여기서, VQB12는 반전 출력신호의 전위이고, VGS(N13) 및 VGS(N15)는 제3N형 모스 트랜지스터(N13) 및 제5N형 모스 트랜지스터(N15)의 게이트-소스간 전압이다.Here, VQB12 is a potential of the inverted output signal, and V GS (N13) and V GS (N15) are gate-source voltages of the 3N-type MOS transistor N13 and the 5N-type MOS transistor N15.

즉, 전압 제한 버퍼(20)의 반전 출력신호(QB12)의 전위는 Vcc-2VT(여기서, VT는 제3 및 제5N형 모스 트랜지스터(N13)(N15)의 한계전압임)가 된다.That is, the potential of the inverted output signal QB12 of the voltage limit buffer 20 becomes Vcc-2V T (where VT is the limit voltage of the third and fifth N-type MOS transistors N13 and N15).

그리고 상기 전압 제한 버퍼(20)의 비반전 출력신호(DQ12)는 저전위 상태로 된다.The non-inverting output signal DQ12 of the voltage limiting buffer 20 is in a low potential state.

따라서, 스위칭 회로(30)의 제2P형 모스 트랜지스터(P12)는 도통상태로 되고, 제3P형 모스 트랜지스터(P13)는 차단상태로 되므로 전류 소스인 제1P형 모스 트랜지스터(P11)를 통해 흐르는 전류는 제2P형 모스 트랜지스터(P12)를 통해 접지(GND)로 흐르게 된다.Therefore, since the second P-type MOS transistor P12 of the switching circuit 30 is in a conducting state and the third P-type MOS transistor P13 is in a blocking state, the current flowing through the first P-type MOS transistor P11 which is a current source. Flows to ground GND through the second P-type MOS transistor P12.

이러한 종래의 전압 제한 버퍼를 가진 전류소스는 전원전압(Vcc)이 낮을 경우에 정상으로 동작되지 않고, 출력신호의 세팅 시간이 길어 고속의 디지털/아날로그 변환장치에 부적합하며, 전류 소모가 많고, 넓은 면적을 차지하는 등의 여러 가지 문제점이 있었다.The current source having such a voltage limiting buffer does not operate normally when the power supply voltage Vcc is low, and the setting time of the output signal is long, making it unsuitable for high-speed digital / analog converters. There were various problems such as taking up an area.

따라서 본 발명의 목적은 저전압으로 구동이 가능하고, 출력신호의 세팅 시간이 짧으며, 소비전력이 적은 간단한 구성의 전압 제한 버퍼를 가진 전류소스를 제공하는데 있다.Accordingly, an object of the present invention is to provide a current source having a voltage limiting buffer having a simple configuration capable of driving at low voltage, short setting time of an output signal, and low power consumption.

이러한 목적을 달성하기 위한 본 발명의 전압 제한 버퍼를 가진 전류소스에 따르면, 입력 데이터를 비반전 및 반전시켜 각기 제1데이터 신호 및 제2데이터 신호로 출력하는 D형 플립플롭 회로와, 상기 제1데이터 신호에 응답하여 출력 노드를 전원전압-문턱전압의 레벨로 풀업시키는 제1N형 모스트랜지스터와, 상기 제2데이터 신호에 응답하여 출력노드를 접지전압으로 풀다운시키는 제2N형 모스 트랜지스터와, 상기 출력 노드에 인가된 전압에 응답하여 출력 전류신호를 스위칭하는 전류 스위칭 수단을 구비한 것을 특징으로 한다.According to the current source having the voltage limiting buffer of the present invention for achieving this object, a D-type flip-flop circuit for outputting the first data signal and the second data signal by non-inverting and inverting the input data, respectively, A first N-type MOS transistor for pulling up an output node to a level of a power voltage-threshold voltage in response to a data signal, a second N-type MOS transistor for pulling down an output node to a ground voltage in response to the second data signal, and the output And current switching means for switching the output current signal in response to the voltage applied to the node.

그러므로 본 발명에 따르면, 전원전압-문턱전압의 레벨로 전압을 제한하여 낮은 전원전압에서도 동작이 가능하다.Therefore, according to the present invention, the operation is possible even at a low power supply voltage by limiting the voltage to the power supply voltage-threshold level.

제1도는 종래의 전압 제한 버퍼를 가진 전류소스를 보인 회로도.1 is a circuit diagram showing a current source with a conventional voltage limiting buffer.

제2도는 본 발명의 실시예에 따른 전압 제한 버퍼를 가진 전류소스를 보인 회로도.2 is a circuit diagram showing a current source having a voltage limit buffer according to an embodiment of the present invention.

제3도는 제1도 및 제2도에서의 전압 제한 버퍼의 동작 특성을 보인 그래프이다.3 is a graph showing the operating characteristics of the voltage limiting buffer in FIGS. 1 and 2.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : D형 플립플롭 20 : 전압 제한 버퍼 회로10: D flip-flop 20: Voltage limit buffer circuit

30 : 스위칭 수단 Vcc : 전원전압30: switching means Vcc: power supply voltage

GND : 접지 IO : 출력 패드GND: Ground IO: Output Pad

N21, N22 : 제1 및 제2N형 모스 트랜지스터N21, N22: first and second N-type MOS transistors

P21∼P23 : 제1내지 제3P형 모스 트랜지스터P21 to P23: first to third P-type MOS transistor

VBIAS1, VBIAS2 : 제1 및 제2바이어스 전압VBIAS1, VBIAS2: first and second bias voltage

이하 첨부된 제2도 및 제3도의 도면을 참조하여 본 발명의 전압 제한 버퍼를 가진 전류소스를 상세히 설명한다.Hereinafter, a current source having a voltage limiting buffer according to the present invention will be described in detail with reference to the accompanying drawings of FIGS. 2 and 3.

제2도는 본 발명의 실시 예에 따른 전압 제한 버퍼를 가진 전류소스의 구성을 보인 회로도이다.2 is a circuit diagram showing the configuration of a current source having a voltage limit buffer according to an embodiment of the present invention.

이에 도시된 바와 같이 본 발명의 전압 제한 버퍼를 가진 전류소스는 종래와 마찬가지로 D형 플립플롭 회로(10), 전압제한버퍼(20) 및 스위칭 회로(30)를 구비한다.As shown therein, the current source having the voltage limiting buffer of the present invention includes a D-type flip-flop circuit 10, a voltage limiting buffer 20 and a switching circuit 30 as in the prior art.

그리고 상기 D형 플립플롭 회로(10)는 종래와 동일한 구성으로 이루어진다.The D flip-flop circuit 10 is configured in the same manner as in the prior art.

그러나 상기 전압 제한 버퍼(20)는 종래보다 매우 간단한 구성을 가진다.However, the voltage limiting buffer 20 has a much simpler configuration than the conventional one.

즉, 본 발명이 전압 제한 버퍼(20)는, 상기 D형 플립플롭 회로(10)이 비반전 출력신호(DQ21) 및 반전 출력신호(QB21)가 각기 게이트에 인가되는 제1N형 모스 트랜지스터(N21) 및 제2N형 모스 트랜지스터(N22)가 전원전압(Vcc)과 접지(GND)의 사이에 직렬로 연결되어 제1N형 모스 트랜지스터(N21)의 드레인과 제2N형 모스 트랜지스터(N22)의 소스의 접속점에서 출력신호(DQX)가 출력되게 구성된다.That is, in the voltage limiting buffer 20 of the present invention, the first N-type MOS transistor N21 to which the D-type flip-flop circuit 10 is applied with the non-inverting output signal DQ21 and the inverting output signal QB21 to the gate, respectively. ) And the second N-type MOS transistor N22 are connected in series between the power supply voltage Vcc and the ground GND to connect the drain of the first N-type MOS transistor N21 and the source of the second N-type MOS transistor N22. The output signal DQX is output at the connection point.

그리고 상기 전류 스위칭 회로(30)는, 제1바이어스 전압(VBIAS1)이 게이트에 인가되게 접속되고 전류 소스로 동작하는 제1P형 모스 트랜지스터(P21)와, 상기 전압 제한 버퍼(20)의 출력신호(DQX)가 게이트에 인가되게 접속되고 상기 제1P형 모스 트랜지스터(P21)를 통해 흐르는 전류가 접지(GND)로 흐르게 하는 제2P형 모스 트랜지스터(P22)와, 제2바이어스 전압(VBIAS2)이 게이트에 인가되게 접속되고 상기 제1P형 모스 트랜지스터(P21)를 통해 흐르는 전류가 출력 패드(10)로 흐르게 하는 제3P형 모스 트랜지스터(P23)로 구성된다.The current switching circuit 30 includes a first P-type MOS transistor P21 connected to a gate of the first bias voltage VBIAS1 and operating as a current source, and an output signal of the voltage limit buffer 20. A second P-type MOS transistor P22 and a second bias voltage VBIAS2 are connected to the gate so that the DQX is connected to the gate and causes a current flowing through the first P-type MOS transistor P21 to flow to ground GND. It is composed of a third P-type MOS transistor P23 that is connected to be applied and flows through the first P-type MOS transistor P21 to the output pad 10.

이와 같이 구성된 본 발명의 전압 제한 버퍼를 가진 전류소스는 전원전압(Vcc)이 인가된 상태에서 입력되는 데이터(DATA)가 고전위 상태일 경우에 D형 플립플롭 회로(10)이 출력하는 제1데이터 신호인 비반전 출력신호(DQ11)는 고전위 상태로 되고, 제2데이터 신호인 반전 출력신호(QB11)는 저전위 상태로 된다.The current source having the voltage limiting buffer of the present invention configured as described above is a first type output by the D-type flip-flop circuit 10 when the data DATA input while the power supply voltage Vcc is applied is in a high potential state. The non-inverted output signal DQ11, which is a data signal, is in a high potential state, and the inverted output signal QB11, which is a second data signal, is in a low potential state.

상기 D형 플립플롭 회로(10)가 출력하는 고전위 상태의 제1데이터 신호인 비반전 출력신호(DQ11)는 전압 제한 버퍼(20)의 제1N형 모스 트랜지스터(N21)의 게이트에 인가되고, 저전위 상태의 제2데이터 신호인 반전 출력신호(QB21)는 전압제한버퍼(20)의 제2N형 모스트랜지스터(N22)의 게이트에 인가되므로 제1N형 모스 트랜지스터(N21)는 도통 상태고 되고, 제2N형 모스 트랜지스터(N22)는 차단 상태로 된다.The non-inverted output signal DQ11, which is the first data signal in the high potential state output by the D flip-flop circuit 10, is applied to the gate of the first N-type MOS transistor N21 of the voltage limit buffer 20, Since the inverted output signal QB21, which is the second data signal in the low potential state, is applied to the gate of the second N-type MOS transistor N22 of the voltage limiting buffer 20, the first N-type MOS transistor N21 is in a conductive state. The second N-type MOS transistor N22 is turned off.

그러므로 전압 제한 버퍼(20)의 출력신호(DQX)의 전위는 다음의 수학식 4와 같이 된다.Therefore, the potential of the output signal DQX of the voltage limit buffer 20 becomes as shown in Equation 4 below.

DQX=Vcc-VGS(N21)DQX = Vcc-V GS (N21)

즉, 전압 제한 버퍼(20)의 출력신호(DQX)의 전위는 Vcc-VT(여기서, VT는 제1N형 모스 트랜지스터(N21)의 한계전압임)가 된다.That is, the potential of the output signal DQX of the voltage limit buffer 20 becomes Vcc-V T (where V T is the limit voltage of the first N-type MOS transistor N21).

따라서 예를 들면, 제2바이어스 전압(VBIAS2)이 1.235V이고, 전압 제한 버퍼(20)의 비반전 출력신호(DQX)DLM 전위가 Vcc-VT라고 가정할 경우에 전류 스위칭 회로(30)의 제2P형 모스트랜지스터(P22)가 차단 상태로 되고, 제3P형 모스 트랜지스터(P23)는 도통 상태로 되어 전류 소스인 제1P형 모스 트랜지스터(P21)를 통해 흐르는 전류가 제3P형 모스 트랜지스터(P23)를 통해 출력 패드(IO)로 흐르게 된다.Thus, for example, when the second bias voltage VBIAS2 is 1.235 V and the non-inverting output signal DQX DLM potential of the voltage limiting buffer 20 is Vcc-V T , The second P-type MOS transistor P22 is cut off, the third P-type MOS transistor P23 is in a conductive state, and a current flowing through the first P-type MOS transistor P21 as a current source flows through the third P-type MOS transistor P23. ) To the output pad (IO).

그리고 입력되는 데이터(DATA)가 저전위 상태일 경우에 상기와는 반대로 D형 플립플롭 회로(10)의 비반전 출력신호(DQ11)는 저전위 상태로 되고, 반전 출력신호(QB11)는 고전위 상태로 된다.When the input data DATA is in the low potential state, the non-inverted output signal DQ11 of the D-type flip-flop circuit 10 is in the low potential state, and the inverted output signal QB11 is in the high potential state. It is in a state.

상기 D형 플립플롭 회로(10)가 출력하는 저전위 상태의 비반전 출력신호(DQ11)는 전압 제한 버퍼(20)의 제1N형 모스 트랜지스터(N21)의 게이트에 인가되고, 고전위 상태의 반전 출력신호(QB21)는 전압 제한 버퍼(20)의 제2N형 모스 트랜지스터(N22)의 게이트에 인가되므로 제1N형 모스 트랜지스터(N21)는 차단 상태로 되고, 제2N형 모스 트랜지스터(N22)는 도통 상태로 된다.The non-inverted output signal DQ11 of the low potential state output by the D-type flip-flop circuit 10 is applied to the gate of the first N-type MOS transistor N21 of the voltage limit buffer 20, and the high potential state is inverted. Since the output signal QB21 is applied to the gate of the second N-type MOS transistor N22 of the voltage limit buffer 20, the first N-type MOS transistor N21 is turned off and the second N-type MOS transistor N22 is turned on. It is in a state.

그러므로 전압 제한 버퍼(20)의 출력신호(DQX)의 전위는 0V 즉, 저전위 상태로 된다.Therefore, the potential of the output signal DQX of the voltage limit buffer 20 becomes 0V, that is, the low potential state.

따라서, 전압 제한 버퍼(20)의 출력신호(DQX)인 저전위에 의해 제2P형 모스 트랜지스터(P22)가 도통상태로 되고, 제3P형 모스 트랜지스터(P23)는 차단 상태로 되어 전류 소스인 제1P형 모스 트랜지스터(P21)를 통해 흐르는 전류가 제2P형 모스 트랜지스터(P22)를 통해 접지(GND)로 흐르게 된다.Accordingly, the second P-type MOS transistor P22 is brought into a conductive state by the low potential of the output signal DQX of the voltage limiting buffer 20, and the 3P-type MOS transistor P23 is turned off to form the current source 1P. Current flowing through the MOS transistor P21 flows to the ground GND through the second P-type MOS transistor P22.

이러한 본 발명은 제3A도 내지 제3D도에 도시된 특성 그래프에 알 수 있는 바와 같이 전압 제한 버퍼(20)의 출력신호(DQX)의 전위가 Vcc-VT만큼 낮은 전압에서도 정상적으로 동작하고, 출력신호의 세팅 시간이 짧게 된다.The present invention operates normally even when the potential of the output signal DQX of the voltage limiting buffer 20 is as low as Vcc-V T, as shown in the characteristic graphs shown in FIGS. 3A to 3D. The setting time of the signal is shortened.

이상에서와 같이 본 발명에 따르면, 종래보다 낮은 전압으로도 후단의 전류 스위칭부를 정상으로 구동시키는 것이 가능하고, 세팅 시간이 짧아 고속으로 동작하는 디지털/아날로그 변환장치에 적용할 수 있음은 물론 전력소비가 적고, 2개의 N형 모스 트랜지스터로 전압 제한 버퍼를 구성하여 구성이 간단하고, 집적화할 경우에 소요 면적이 줄어들게 된다.As described above, according to the present invention, it is possible to drive the current switching unit of the rear stage normally even at a lower voltage than the conventional one, and it can be applied to a digital / analog converter that operates at high speed due to a short setting time, as well as power consumption. In addition, the voltage limiting buffer is composed of two N-type MOS transistors, which makes the configuration simple and reduces the area required for integration.

Claims (2)

입력 데이터를 비반전 및 반전시켜 각기 제1데이터 신호 및 제2데이터 신호로 출력하는 D형 플립플롭 회로; 상기 제1데이터 신호에 응답하여 출력노드를 전원전압-문턱전압의 레벨로 풀업시키는 제1N형 모스 트랜지스터; 상기 제2데이터 신호에 응답하여 출력 노드를 접지전압으로 풀다운시키는 제2N형 모스 트랜지스터; 및 상기 출력 노드에 인가된 전압에 응답하여 출력 전류신호를 스위칭하는 전류 스위칭 수단으로 구성됨을 특징으로 하는 전압 제한 버퍼를 가진 전류소스.A D-type flip-flop circuit which non-inverts and inverts input data and outputs the first data signal and the second data signal, respectively; A first N-type MOS transistor configured to pull up an output node to a level of a power supply voltage-threshold voltage in response to the first data signal; A second N-type MOS transistor configured to pull down an output node to a ground voltage in response to the second data signal; And current switching means for switching an output current signal in response to the voltage applied to the output node. 제1항에 있어서, 상기 전류 스위칭 수단은; 전원전압과 공통 노드의 사이에 연결되고 제1바이어스 전압이 게이트에 인가되어 전류 소스로 동작하는 제1P형 모스 트랜지스터; 접지와 상기 공통 노드의 사이에 연결되고 상기 출력 노드에 게이트가 연결되어 상기 제1P형 모스 트랜지스터의 출력전류가 접지로 흐르게 하는 제2P형 모스 트랜지스터; 및 출력패드와 상기 공통노드의 사이에 연결되고 제2바이어스 전압이 게이트에 인가되게 접속되어 상기 제1P형 모스 트랜지스터의 출력전류가 출력 패드로 흐르게 하는 제3P형 모스 트랜지스터로 구성됨을 특징으로 하는 전압 제한 버퍼를 가진 전류 소스.The method of claim 1, wherein the current switching means; A first P-type MOS transistor connected between the power supply voltage and the common node and having a first bias voltage applied to the gate to operate as a current source; A second P-type MOS transistor connected between ground and the common node and having a gate connected to the output node such that an output current of the first P-type MOS transistor flows to ground; And a third P-type MOS transistor connected between an output pad and the common node and connected with a second bias voltage to a gate to allow an output current of the first P-type MOS transistor to flow to an output pad. Current source with limit buffer.
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