KR0164161B1

KR0164161B1 - FIElD SEPARATOR OF TELEVISION

Info

Publication number: KR0164161B1
Application number: KR1019950021449A
Authority: KR
Inventors: 박준석
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1995-07-20
Filing date: 1995-07-20
Publication date: 1999-01-15
Also published as: KR970009242A

Abstract

본 발명은 복합 영상 신호로부터 수평 동기 신호와 수직 동기 신호를 분리하여 출력하는 동기 분리부(10)와; 상기 동기 분리부(10)에서 출력되는 수평 동기 신호가 CLK 단자로 입력되고, 수직 동기 신호가 CLR 단자로 입력되며, J 단자, K 단자, PRE 단자에 논리 하이가 입력된 상태에서 상기 수직 동기 신호가 논리 하이일 때는 정상적으로 동작하고 논리 로우일 때는 클리어되며, 상기 수평 동기 신호의 하강 에지마다 Q 단자로 토글된 신호를 출력하는 J-K 플립플롭(22)과; 상기 동기 분리부(10)에서 출력되는 수직 동기 신호가 CLK 단자로 입력되고, 상기 J-K 플립플롭(22)의 Q 단자에서 출력되는 신호가 D 단자로 입력되는 상태에서 상기 수직 동기 신호의 하강 에지마다 상기 D 단자로 입력되는 신호를 Q 단자로 출력하여 홀수 필드와 짝수 필드의 구분을 가능하게 하는 필드 구분 신호를 발생시키는 D 플립플롭(24)으로 구성된 필드 분리 장치에 관한 것으로서, 필드 구분 신호를 기본 신호로 하여 필드 단위로 데이터를 저장시킬 수 있다는데 그 효과가 있다.According to an aspect of the present invention, there is provided a synchronization separator 10 for separating and outputting a horizontal synchronization signal and a vertical synchronization signal from a composite video signal; The vertical synchronizing signal output from the synchronizing separator 10 is input to the CLK terminal, the vertical synchronizing signal is input to the CLR terminal, and the vertical synchronizing signal is input in a state where logic high is input to the J terminal, the K terminal, and the PRE terminal. JK flip-flop 22 which operates normally when is logic high and is cleared when is logic low, and outputs a signal toggled to the Q terminal for each falling edge of the horizontal synchronization signal; Each falling edge of the vertical synchronization signal in a state in which the vertical synchronization signal output from the synchronization separation unit 10 is input to the CLK terminal, and the signal output from the Q terminal of the JK flip-flop 22 is input to the D terminal. A field splitting device comprising a D flip-flop (24) for outputting a signal input to the D terminal to a Q terminal to generate a field discrimination signal for distinguishing odd and even fields. It is effective that data can be stored in units of fields as a signal.

Description

Field separator

제1도는 본 발명에 의한 필드 분리 장치의 구성을 나타내는 블록도.1 is a block diagram showing the configuration of a field separation apparatus according to the present invention;

제2도는 제1도에 도시된 필드 분리부의 일 실시예의 회로도.2 is a circuit diagram of an embodiment of the field separator shown in FIG.

제3도는 본 발명에 의한 필드 분리 장치의 각 단에서 출력되는 신호의 파형도이다.3 is a waveform diagram of a signal output from each stage of the field separation apparatus according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 동기 분리부 20 : 필드 분리부10: synchronous separator 20: field separator

22 : J-K 플립플롭 24 : D 플립플롭22: J-K flip flop 24: D flip flop

본 발명은 필드 분리 장치에 관한 것으로서, 특히 수평 동기 신호와 수직 동기 신호를 이용하여 필드를 구분하는 신호를 발생하도록 되어진 필드 분리 장치에 관한 것이다.The present invention relates to a field separating apparatus, and more particularly, to a field separating apparatus adapted to generate a signal for classifying a field using a horizontal synchronizing signal and a vertical synchronizing signal.

일반적으로 필드(field)는 하나의 프레임(frame)을 여러번에 걸쳐 전송하거나 화면에 나타낼 때 한 회에 대응하는 영상을 말하는 것으로서, 예를 들어 NTSC(National Television System Committee) 방식의 영상 신호인 경우에는 한 프레임이 두개의 필드로 이루어져 있다.In general, a field refers to an image corresponding to one time when one frame is transmitted or displayed on the screen several times. For example, in the case of an NTSC (National Television System Committee) type video signal, One frame consists of two fields.

또한, 프레임은 텔레비전에서 비월 주사(interlaced scanning) 또는 순차 주사(non-interlaced scanning)에 의해 만들어진 하나의 완전한 화면을 말하는 것으로서, NTSC 방식에서는 1초당 30개의 프레임을 현시한다.In addition, a frame refers to one complete picture made by interlaced scanning or non-interlaced scanning in a television, and represents 30 frames per second in the NTSC method.

NTSC 방식에서는 비월 주사 방식을 채용하고 있는데, 비월 주사 방식의 경우 한 필드(홀수 필드)에서는 홀수번째의 주사선들을 주사하고, 다른 한 필드(짝수 필드)에서는 짝수번째의 주사선들을 주사하여 한 프레임 화면을 구성함으로써 화면의 플리커(flicker)를 줄이는 동시에 이전의 주사로 인해 생긴 주사선의 틈을 다음의 주사선이 메꾸어 줌으로써 외관상의 해상도를 향상시킬 수 있다. 이 때, 필드 주파수는 59.94 ㎐ 로 규격화되어 있다.The interlaced scan method is adopted in the NTSC method. In the interlaced scan method, odd-numbered scan lines are scanned in one field (odd field), and even-numbered scan lines are scanned in another field (even field). By reducing the flicker of the screen, the apparent resolution can be improved by filling the gap of the scanning line resulting from the previous scanning by the next scanning line. At this time, the field frequency is normalized to 59.94 kHz.

상술한 프레임과 필드는 HDTV(고화질 텔레비전)의 영상 처리에서도 중요한 역할을 하는데, 예를 들어 프레임간 처리(interframe processing), 프레임내 처리(intraframe processing), 필드간 처리(interfield processing), 필드내 처리(intrafield processing) 등이 있다.The above-mentioned frames and fields also play an important role in image processing of HDTV (high definition television), for example, interframe processing, intraframe processing, interfield processing, and intrafield processing. (intrafield processing).

상기 프레임간 처리는 움직임 영상의 두 프레임 혹은 세 프레임을 한 단위로 하여 영상을 처리하는 것으로서, 예를 들어 전송되지 않은 화소들을 수신기에서 복원해야 하는 경우 두 프레임을 이용하여 보간을 하면 한 프레임 내에서 보간하는 것보다 더 많은 정보를 이용할 수 있고, 따라서 더 정확한 화소값을 얻을 수 있다.The inter-frame processing is to process an image by using two frames or three frames of a moving image as a unit. For example, when interpolation is performed using two frames when pixels that have not been transmitted are to be reconstructed in a receiver, the interframe processing is performed within one frame. More information is available than interpolation, so more accurate pixel values can be obtained.

상기 프레임내 처리는 움직임 영상 신호 처리에 있어서 하나의 프레임내에 있는 화소들만을 이용하여 행하는 신호 처리를 말한다.The in-frame processing refers to signal processing performed by using only pixels in one frame in motion video signal processing.

상기 필드간 처리는 움직임 영상 신호 처리에 있어서 두 필드를 한 단위로 하여 신호 처리를 하는 것으로서, 예를 들면 필드간 보간의 경우 두 필드의 화소값들을 모두 이용하여 미지의 화소값을 추정한다.The inter-field processing performs signal processing by using two fields as a unit in motion image signal processing. For example, in inter-field interpolation, an unknown pixel value is estimated using both pixel values of two fields.

상기 필드내 처리는 움직임 영상 신호 처리에 있어서 필드 단위로 행하는 신호 처리로서 필드내 보간, 필드내 부호화 등이 있는데, 필드내 보간에서는 미지의 화소값을 그 필드내의 주변 화소들로부터 구한다.The intrafield processing is signal processing performed on a field-by-field basis in motion video signal processing. Intrafield interpolation, intrafield encoding, and the like are used. In intrafield interpolation, an unknown pixel value is obtained from neighboring pixels in the field.

상술한 바와 같이 비월 주사 방식에서 한 프레임은 홀수 필드와 짝수 필드로 나눌 수 있으나, 텔레비전 신호 자체에는 필드를 구분할 수 있는 신호가 없기 때문에 필드 단위로 메모리에 데이터를 저장시키는 것이 곤란하다는 문제점이 있었다.As described above, one frame may be divided into an odd field and an even field in the interlaced scanning method, but there is a problem in that it is difficult to store data in a memory unit on a field-by-field basis because there is no signal for distinguishing fields in the television signal itself.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 텔레비전 신호로부터 분리된 수평 동기 신호와 수직 동기 신호를 이용하여 홀수 필드와 짝수 필드를 구분해주는 신호를 발생하는 필드 분리 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and provides a field separation apparatus for generating a signal for distinguishing odd and even fields by using a horizontal synchronization signal and a vertical synchronization signal separated from a television signal. There is this.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 필드 분리 장치는 복합 영상 신호로부터 수평 동기 신호와 수직 동기 신호를 분리하여 출력하는 동기 분리부와; 상기 동기 분리부에서 출력되는 수평 동기 신호가 CLK 단자로 입력되고, 수직 동기 신호가 CLR 단자로 입력되며, J 단자, K 단자, PRE 단자에 논리 하이가 입력된 상태에서 상기 수직 동기 신호가 논리 하이일 때는 정상적으로 동작하고 논리 로우일 때는 클리어되며, 상기 수평 동기 신호의 하강 에지마다 Q 단자로 토글된 신호를 출력하는 J-K 플립플롭과; 상기 동기 분리부에서 출력되는 수직 동기 신호가 CLK 단자로 입력되고, 상기 J-K 플립플롭의 Q 단자에서 출력되는 신호가 D 단자로 입력되는 상태에서 상기 수직 동기 신호의 하강 에지마다 상기 D 단자로 입력되는 신호를 Q 단자로 출력하여 홀수 필드와 짝수 필드의 구분을 가능하게 하는 필드 구분 신호를 발생시키는 D 플립플롭으로 구성된 것을 특징으로 한다.In order to achieve the above object, the field separation apparatus according to the present invention comprises: a synchronization separator for separating and outputting a horizontal synchronization signal and a vertical synchronization signal from a composite video signal; The vertical synchronizing signal output from the synchronizing separator is input to the CLK terminal, the vertical synchronizing signal is input to the CLR terminal, and the vertical synchronizing signal is logic high when the logic high is input to the J terminal, the K terminal, and the PRE terminal. A JK flip-flop that normally operates when the signal is turned off and is cleared when the logic level is low, and outputs a signal toggled to a Q terminal for each falling edge of the horizontal synchronization signal; The vertical synchronization signal output from the synchronization separation unit is input to the CLK terminal, and the signal output from the Q terminal of the JK flip-flop is input to the D terminal at every falling edge of the vertical synchronization signal while the signal is input to the D terminal. And a D flip-flop that outputs a signal to the Q terminal to generate a field discrimination signal that enables discrimination between odd and even fields.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

제1도는 본 발명에 의한 필드 분리 장치의 구성을 나타내는 블록도로서, 상기 필드 분리 장치는 복합 영상 신호(composite video signal)로부터 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync)를 분리하여 출력하는 동기 분리부(10)와; 상기 동기 분리부(10)에서 출력되는 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync)를 이용하여 홀수 필드와 짝수 필드로 구분해주는 신호를 발생시키는 필드 분리부(20)로 구성된다.1 is a block diagram showing a configuration of a field separation apparatus according to the present invention, wherein the field separation apparatus separates and outputs a horizontal synchronization signal Hsync and a vertical synchronization signal Vsync from a composite video signal. A synchronous separator 10; The field separator 20 is configured to generate a signal distinguishing the odd field and the even field by using the horizontal sync signal Hsync and the vertical sync signal Vsync output from the sync separator 10.

제2도는 제1도에 도시된 필드 분리부의 일 실시예의 회로도로서, 상기 필드 분리부(20)는 동기 분리부(10)에서 출력되는 수평 동기 신호가 CLK 단자로 입력되고, 수직 동기 신호가 CLR 단자로 입력되며, J 단자, K 단자, PRE 단자에 논리 하이가 입력된 상태에서 상기 수직 동기 신호가 논리 하이일 때는 정상적으로 동작하고 논리 로우일 때는 클리어되며, 상기 수평 동기 신호의 하강 에지마다 Q 단자로 토글된 신호를 출력하는 J-K 플립플롭(22)과; 상기 동기 분리부(10)에서 출력되는 수직 동기 신호가 CLK 단자로 입력되고, 상기 J-K 플립플롭(22)의 Q 단자에서 출력되는 신호가 D 단자로 입력되는 상태에서 상기 수직 동기 신호의 하강 에지마다 상기 D 단자로 입력되는 신호를 Q 단자로 출력하여 홀수 필드와 짝수 필드의 구분을 가능하게 하는 필드 구분 신호를 발생시키는 D 플립플롭(24)으로 구성된다.FIG. 2 is a circuit diagram of an embodiment of the field separator shown in FIG. 1, wherein the field separator 20 inputs a horizontal sync signal output from the sync separator 10 to the CLK terminal and a vertical sync signal to the CLR. It is input to the terminal, and when the logic high is input to the J terminal, the K terminal, and the PRE terminal, the vertical synchronization signal operates normally when it is logic high and clears when it is logic low. The Q terminal is applied to each falling edge of the horizontal synchronization signal. A JK flip-flop 22 which outputs a signal toggled with; Each falling edge of the vertical synchronization signal in a state in which the vertical synchronization signal output from the synchronization separation unit 10 is input to the CLK terminal, and the signal output from the Q terminal of the JK flip-flop 22 is input to the D terminal. And a D flip-flop 24 which outputs a signal input to the D terminal to a Q terminal to generate a field discrimination signal that enables the odd field and the even field to be distinguished.

상기와 같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.

일반적으로 홀수 필드에 해당되는 복합 동기 신호는 제3도의 (a)에 도시된 바와 같이 9 라인 수직 기간(9 line vertical interval) 동안 등화 펄스열: 수직 동기열: 등화 펄스열 = 3H: 3H: 3H 이고, 짝수 필드에 해당되는 복합 동기 신호는 제3도의 (b)에 도시된 바와 같이 9 라인 수직 기간 동안 등화 펄스열: 수직 동기열: 등화 펄스열 = 3.5H: 3H: 2.5H 인 것은 공지된 기술이다.In general, the composite synchronization signal corresponding to the odd field is an equalization pulse sequence: a vertical synchronization sequence: an equalization pulse sequence = 3H: 3H: 3H, for a 9 line vertical interval, as shown in FIG. It is well known that the composite synchronization signal corresponding to the even field is equalization pulse sequence: vertical synchronization sequence: equalization pulse sequence = 3.5H: 3H: 2.5H during the 9-line vertical period as shown in (b) of FIG.

본 발명에서는 상기와 같은 9 라인 수직 기간 동안의 펄스열 차이점을 이용하여 홀수 필드와 짝수 필드를 구분해주는 필드 구분 신호를 발생시킨다.In the present invention, a field discrimination signal is generated that distinguishes odd fields and even fields by using the pulse string differences during the 9-line vertical period.

먼저, 동기 분리부(10)는 복합 영상 신호를 입력받아 복합 영상 신호로부터 수평 동기 신호와 수직 동기 신호를 분리한다. 여기서, 복합 영상 신호로부터 동기 신호를 분리하는 소자로는 일례로 LM 1881(내쇼날 반도체에서 제작한 Video Sync Separator)이 있으며, 복합 영상 신호가 LM 1881 의 입력 단자로 입력되면 LM 1881 의 출력 단자에서는 복합 동기 신호(Composite Sync), 수직 동기 신호, 버어스트(Burst) 신호 등 여러 가지 신호가 출력되는데, 본 발명에서는 그 중 복합 동기 신호와 수직 동기 신호를 이용한다.First, the sync separator 10 receives a composite video signal and separates a horizontal sync signal and a vertical sync signal from the composite video signal. Here, an example of a device that separates a synchronization signal from a composite video signal is an LM 1881 (Video Sync Separator manufactured by National Semiconductor). When a composite video signal is input to the input terminal of the LM 1881, the output terminal of the LM 1881 Various signals such as a composite sync signal, a vertical sync signal, and a burst signal are output. In the present invention, a composite sync signal and a vertical sync signal are used.

즉, 상기 LM 1881 의 입력 단자로 홀수 필드에 해당하는 복합 영상 신호가 입력되면 제3도의 (a)에 도시된 바와 같은 복합 동기 신호와 제3도의 (b)에 도시된 바와 같은 수직 동기 신호가 각각 출력되고, 상기 LM 1881 의 입력 단자로 짝수 필드에 해당하는 복합 영상 신호가 입력되면 제3도의 (e)에 도시된 바와 같은 복합 동기 신호와 제3도의 (f)에 도시된 바와 같은 수직 동시 신호가 각각 출력된다.That is, when the composite video signal corresponding to the odd field is input to the input terminal of the LM 1881, the composite synchronization signal as shown in (a) of FIG. 3 and the vertical synchronization signal as shown in (b) of FIG. When the composite video signal corresponding to the even field is inputted to the input terminal of the LM 1881, the composite synchronization signal as shown in (e) of FIG. 3 and the vertical simultaneous as shown in (f) of FIG. The signals are output respectively.

상기 LM 1881 에서 출력되는 복합 동기 신호가 필드 분리부(20)내에 있는 J-K 플립플롭(22)의 CLK 단자로 입력되고, 수직 동기 신호가 J-K 플립플롭(22)의 CLR 단자로 입력되면 수직 동기 신호가 논리 하이일 경우 수평 동기 신호의 하강 에지마다 Q 단자로 토글된 신호가 출력되고, 수직 동기 신호가 논리 로우일 경우에는 클리어되어 수평 동기 신호에 관계없이 Q 단자의 출력은 논리 로우가 된다. 여기서, J-K 플립플롭(22)이 클리어되는 시점은 수직 동기 신호의 하강 에지이다.When the composite sync signal output from the LM 1881 is input to the CLK terminal of the JK flip-flop 22 in the field separator 20, and the vertical sync signal is input to the CLR terminal of the JK flip-flop 22, the vertical sync signal When is a logic high, a signal toggled to the Q terminal is output at every falling edge of the horizontal synchronization signal. When the vertical synchronization signal is a logic low, the signal is cleared, and the output of the Q terminal is a logic low regardless of the horizontal synchronization signal. Here, the time point at which the J-K flip-flop 22 is cleared is the falling edge of the vertical synchronization signal.

따라서, J-K 플립플롭(22)의 Q 단자에서는 동기 분리부(10) 즉, LM 1881 로 홀수 필드의 복합 영상 신호가 입력되고 있는 경우 제3도의 (c)에 도시된 파형이 출력되고, LM1881 로 짝수 필드의 복합 영상 신호가 입력되고 있는 경우 제3도의 (g)에 도시된 파형이 출력된다.Therefore, in the Q terminal of the JK flip-flop 22, when the composite video signal of the odd field is input to the synchronous separation section 10, that is, the LM 1881, the waveform shown in Fig. 3C is output, and the LM1881 When an even field composite video signal is input, the waveform shown in FIG. 3G is output.

그 후, D 플립플롭(24)은 LM 1881 에서 출력되는 수직 동기 신호가 CLK 단자로 입력되고, 상기 J-K 플립플롭(22)의 Q 단자에서 출력되는 신호가 D 단자로 입력되면 상기 수직 동기 신호의 하강 에지에 D 단자로 입력되는 신호를 그대로 Q 단자로 출력한다.Thereafter, the D flip-flop 24 inputs the vertical synchronization signal output from the LM 1881 to the CLK terminal, and when the signal output from the Q terminal of the JK flip-flop 22 is input to the D terminal, Output the signal input to the D terminal on the falling edge as it is to the Q terminal.

따라서, 상기 LM 1881 의 입력 단자로 홀수 필드에 해당하는 복합 영상 신호가 입력되고 있으면 D 플립플롭(24)의 Q 단자에서는 제3도의 (d)에 도시된 바와 같이 수직 동기 신호의 하강 에지에서 논리 로우에서 하이로 상승하여 유지되는 필드 구분 신호가 출력되고, 상기 LM 1881 의 입력 단자로 홀수 필드에 해당하는 복합 영상 신호가 입력되고 있으면 D 플립플롭(24)의 Q 단자에서는 제3도의 (h)에 도시된 바와 같이 수직 동기 신호의 하강 에지에서 논리 하이에서 로우로 하강하여 유지되는 필드 구분 신호가 출력된다.Therefore, if a composite video signal corresponding to an odd field is being input to the input terminal of the LM 1881, the Q terminal of the D flip-flop 24 has a logic at the falling edge of the vertical synchronization signal as shown in (d) of FIG. If the field-division signal is maintained rising from low to high, and the composite video signal corresponding to the odd field is input to the input terminal of the LM 1881, at the Q terminal of the D flip-flop 24 (h) of FIG. As shown in FIG. 2, a field discrimination signal that is maintained at a logic high to low level on the falling edge of the vertical synchronization signal is output.

즉, 상기 D 플립플롭(24)의 Q 단자에서 출력되는 필드 구분 신호가 논리 하이이면 현재 홀수 필드에 해당되는 복합 영상 신호가 입력되고 있다고 판단할 수 있고, 논리 로우이면 현재 짝수 필드에 해당되는 복합 영상 신호가 입력되고 있다고 판단할 수 있으므로 상기 필드 구분 신호를 이용하면 홀수 필드와 짝수 필드의 구분이 가능해진다.That is, when the field discrimination signal output from the Q terminal of the D flip-flop 24 is logical high, it may be determined that the composite video signal corresponding to the current odd field is being input. Since it is possible to determine that the video signal is being input, the odd field and the even field can be distinguished by using the field discrimination signal.

이와 같이 본 발명은 복합 영상 신호로부터 수평 동기 신호와 수직 동기 신호를 분리한 후 그 동기 신호를 이용하여 필드 구분 신호를 발생시켜 줌으로써 그 필드 구분 신호를 기본 신호로 하여 필드 단위로 데이터를 저장시킬 수 있다는데 그 효과가 있다.As described above, the present invention separates the horizontal synchronizing signal from the vertical synchronizing signal from the composite video signal and generates a field discrimination signal using the synchronizing signal, thereby storing data in field units using the field discrimination signal as a basic signal. There is an effect.

Claims

A sync separator 10 for separating and outputting a horizontal sync signal and a vertical sync signal from the composite video signal; The vertical synchronizing signal output from the synchronizing separator 10 is input to the CLK terminal, the vertical synchronizing signal is input to the CLR terminal, and the vertical synchronizing signal is input in a state where logic high is input to the J terminal, the K terminal, and the PRE terminal. JK flip-flop 22 which operates normally when is logic high and is cleared when is logic low, and outputs a signal toggled to the Q terminal for each falling edge of the horizontal synchronization signal; Each falling edge of the vertical synchronization signal in a state in which the vertical synchronization signal output from the synchronization separation unit 10 is input to the CLK terminal, and the signal output from the Q terminal of the JK flip-flop 22 is input to the D terminal. And a D flip-flop (24) for outputting a signal input to the D terminal to a Q terminal to generate a field discrimination signal for distinguishing odd and even fields.