KR0153670B1

KR0153670B1 - Frame separate apparatus

Info

Publication number: KR0153670B1
Application number: KR1019950021450A
Authority: KR
Inventors: 박준석
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1995-07-20
Filing date: 1995-07-20
Publication date: 1998-11-16
Also published as: KR970009345A

Abstract

본 발명은 프레임 분리 장치에 관한 것으로서, 수평 동기 신호와 수직 동기 신호에 따라 홀수 필드와 짝수 필드로 구분해주는 신호를 발생시키는 필드 분리부(10)와; 수직 동기 신호와 상기 필드 분리부(10)로부터 출력된 필드 구분 신호에 따라 프레임을 구분해주는 신호를 발생시키는 프레임 분리부(20)로 구성되어 있으며, 상기와 같이 구성된 본 발명은 수평 동기 신호와 수직 동기 신호를 이용하여 프레임을 구분해내는 신호를 발생시켜 주므로써, 그 프레임 구분 신호를 기본 신호로 하여 프레임 단위로 데이타를 저장시킬 수 있다는데 그 이점이 있다.The present invention relates to a frame separation device, comprising: a field separation unit (10) for generating a signal for dividing an odd field and an even field according to a horizontal synchronization signal and a vertical synchronization signal; Frame separation unit 20 for generating a signal for classifying a frame according to the vertical synchronization signal and the field separation signal output from the field separation unit 10, the present invention configured as described above is vertical to the horizontal synchronization signal By generating a signal for classifying a frame by using a synchronization signal, it is advantageous in that data can be stored in units of frames using the frame classification signal as a basic signal.

Description

Frame separator

제1도는 본 발명에 따른 프레임 분리 장치에 대한 블럭도.1 is a block diagram of a frame separating apparatus according to the present invention.

제2도는 본 발명에 따른 필드 분리부의 일실시예에 대한 회로도.2 is a circuit diagram of an embodiment of a field separator according to the present invention.

제3도는 본 발명에 따른 프레임 분리부의 일실시예에 대한 회로도.3 is a circuit diagram of an embodiment of a frame separator according to the present invention.

제4도는 본 발명에 따른 프레임 분리 장치 각 단에서의 신호 파형도이다.4 is a signal waveform diagram at each stage of the frame separating apparatus according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 필드 분리부 12 : J-K 플립플롭10: field separator 12: J-K flip-flop

14 : D 플립플롭 20 : 프레임 분리부14: D flip-flop 20: frame separator

22 : D 플립플롭 24 : J-K 플립플롭22: D flip-flop 24: J-K flip-flop

본 발명은 프레임 분리 장치에 관한 것으로서, 특히 수평 동기 신호와 수직 동기 신호를 이용하여 프레임을 구분하는 신호를 생성하도록 되어진 프레임 분리 장치에 관한 것이다.The present invention relates to a frame separating apparatus, and more particularly, to a frame separating apparatus adapted to generate a signal for classifying a frame by using a horizontal synchronizing signal and a vertical synchronizing signal.

일반적으로 필드(field)는 하나의 프레임(frame)을 여러번에 걸쳐 전송하거나 화면에 나타낼 때 한 회에 대응하는 영상을 말하는 것으로서, 예를 들어 NTSC( National Television System Committee ) 방식의 영상 신호인 경우에는 한 프레임이 두개의 필드로 이루어져 있다.In general, a field refers to a video corresponding to one time when one frame is transmitted or displayed on the screen several times. For example, in the case of an NTSC (National Television System Committee) type video signal, One frame consists of two fields.

또한, 프레임은 텔레비젼에서 비월 주사 또는 순행 주사에 의해 만들어진 하나의 완전한 화면을 말하는 것으로, NTSC 방식에서는 1초당 30 개의 프레임을 현시한다.In addition, a frame refers to one complete screen produced by interlaced scanning or progressive scanning in a television, and in the NTSC system, 30 frames are displayed per second.

NTSC 방식에서는 비월 주사(Interlace)를 채용하고 있는데, 이 방식에서는 한 필드는 홀수번째의 주사선들을 주사하고, 다른 한 필드는 짝수번째의 주사선들을 주사하며, 이때의 필드 주파수는 59.94 Hz로 규격화 되어 있다.The NTSC method employs interlace scanning, in which one field scans odd scan lines, the other scans even scan lines, and the field frequency is standardized at 59.94 Hz. .

이와 같이 2 회의 주사로 하나의 화면을 구성하므로써, 화면의 명멸(flicker)을 적게하고, 동시에 앞의 주사로 생긴 주사선의 틈을 다음 주사선이 메꾸므로 외관상의 해상도를 향상시킬 수 있다.By constructing one screen in two scans as described above, the flicker of the screen is reduced, and at the same time, the next scan line fills in the gap of the scan line generated by the previous scan, thereby improving the apparent resolution.

상술한 필드와 프레임은 HDTV(고화질 텔레비젼)의 영상 처리에도 중요한 역할을 하는데 예를 들어, 필드 간 처리(interfield processing), 필드 내 처리(interfield processing), 프레임 간 처리(interframe processing), 프레임 내 처리(intraframe processing) 등이 있다.The above-mentioned fields and frames also play an important role in image processing of HDTV (high definition television), for example, interfield processing, interfield processing, interframe processing, and intraframe processing. (intraframe processing).

필드 간 처리는 움직임 영상 신호 처리에 있어서 두 필드를 한 단 위로 해서 신호 처리를 하는 것으로, 예를 들면 필드 간 보간의 경우 두 필드의 화소값들을 모두 이용하여 미지의 화소값을 추정한다.In the inter-field processing, two fields are signal-processed in motion video signal processing. For example, in inter-field interpolation, an unknown pixel value is estimated using both pixel values of two fields.

필드 내 처리는 움직임 영상 신호 처리에 있어서 필드 단위로 행하는 신호 처리로서, 필드 내 보간, 필드 부호화 등이 있는데, 필드내 보간에서는 미지의 화소값을 그 필드 내의 주변 화소들로부터 구한다.In-field processing is signal processing performed on a field-by-field basis in motion video signal processing. There are intra-field interpolation, field encoding, and the like. In intra-field interpolation, an unknown pixel value is obtained from neighboring pixels in the field.

프레임 간 처리는 움직임 영상의 두 프레임 혹은 세 프레임을 한 단위로 하여 영상을 처리하는 것으로서, 예를 들어 전송되지 않은 화소들을 수신기에서 복원해야 하는 경우 두 프레임을 이용하여 보간을 하면 한 프레임 내에서 보간하는 것보다 더 많은 정보를 이용할 수 있고, 따라서 더 정확한 화소값을 얻을 수 있다.Inter-frame processing is processing two or three frames of a moving image as a unit. For example, when interpolation is performed using two frames when the untransmitted pixels need to be restored in a receiver, interpolation is performed within one frame. More information is available than that, so more accurate pixel values can be obtained.

프레임 내 처리는 움직임 영상 신호 처리에 있어서 하나의 프레임내에 있는 화소들만을 이용하여 행하는 신호 처리를 말한다.Intra-frame processing refers to signal processing performed by using only pixels in one frame in motion video signal processing.

텔레비젼 신호 자체에서는 상술한 바와 같은 프레임을 구분할 수 있는 신호가 없기 때문에 프레임 단위로 메모리에 데이타를 저장하고자 하는 경우에 곤란하다는 문제점이 있었다.The television signal itself has a problem in that it is difficult to store data in memory on a frame-by-frame basis because there is no signal that can distinguish the frames as described above.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 프레임을 구분하는 신호를 발생시키도록 되어진 프레임 분리 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a frame separation device which is designed to generate a signal for distinguishing a frame, which is devised to solve the above problems.

상기와 같은 목적을 달성하기 위한 본 발명의 프레임 분리 장치는.Frame separation apparatus of the present invention for achieving the above object.

수평 동기 신호와 수직 동기 신호에 따라 홀수 필드와 짝수 필드로 구분해주는 신호를 발생시키는 필드 분리부와 수직 동기 신호와 상기 필드 분리부로부터 출력된 필드 구분 신호에 따라 프레임을 구분해주는 신호를 발생시키는 프레임 분리부로 구성된 것을 특징으로 한다.Field generating unit for generating a signal for dividing the odd field and even field according to the horizontal synchronizing signal and the vertical synchronizing signal and a frame for generating a signal for classifying the frame according to the vertical synchronizing signal and the field discriminating signal output from the field separating unit It is characterized by consisting of a separator.

이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

제1도는 본 발명에 따른 프레임 분리 장치에 대한 블럭도로서, 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync)에 따라 홀수 필드(odd field)와 짝수필드(even field)로 구분해주는 신호를 발생시키는 필드 분리부(10)와; 수직 동기 신호(Vsync)와 상기 필드 분리부(10)로부터 출력된 필드 구분 신호에 따라 프레임을 구분해주는 신호를 발생시키는 프레임 분리부(20)로 구성된다.FIG. 1 is a block diagram of a frame separation apparatus according to the present invention, and generates a signal that divides an odd field and an even field according to a horizontal sync signal Hsync and a vertical sync signal Vsync. A field separator 10 for making; The frame separator 20 generates a signal for classifying a frame according to a vertical synchronization signal Vsync and a field separation signal output from the field separator 10.

제2도는 본 발명에 따른 필드 분리부의 일실시예에 대한 회로도로서, 상기 필드 분리부(10)는 입력 단자 J, K 와 프리 세트 단자 PRE에 하이가 입력되고, 클리어 단자 CLR 에는 수직 동기 신호가 입력되는데 수직 동기 신호가 하이일때는 정상적으로 동작하고 로우일때는 클리어되며, 클럭 단자 CLK 로는 수평 동기 신호가 입력되어 그 수평 동기 신호가 하강 에지일때 출력단자 Q 로 토글된 신호가 출력되도록 되어진 J-K 플립플롭(12)과; 상기 J-K 플립플롭(12)으로부터 출력된 신호를 입력단자 D 로 받아들이고 클럭 단자 CLK 로는 수직 동기 신호가 입력되어 그 수직 동기 신호가 하강 에지일때 입력 단자 D 로 입력되는 신호에 따라 필드 부분 신호를 생성시키는 D 플립플롭(14)으로 구성된다.2 is a circuit diagram of an embodiment of a field separator according to the present invention, in which the field separator 10 has a high input to the input terminals J and K and a preset terminal PRE, and a vertical synchronization signal to the clear terminal CLR. JK flip-flop which is normally operated when the vertical sync signal is high and cleared when it is low, and the horizontal sync signal is input to the clock terminal CLK, and the signal toggled to the output terminal Q is output when the horizontal sync signal is on the falling edge. 12; The signal output from the JK flip-flop 12 is received as an input terminal D, and a vertical synchronizing signal is input to the clock terminal CLK to generate a field partial signal according to the signal input to the input terminal D when the vertical synchronizing signal is a falling edge. D flip-flop 14.

제3도는 본 발명에 따른 프레임 분리부의 일실시예에 대한 회로도로서, 상기 프레임 분리부(20)는 프리 세트 단자 PR 와 클리어 단자 CLR에 하이가 입력되어 정상적으로 동작하며 입력단자 D 로도 하이 가 입력되어 필드 구분 신호가 상승 에지일때 출력 단자 Q 로 하이 상태의 신호를 출력하는 D 플립플롭(22)과; 네개의 입력 단자 1J, 1K, 2J, 2K 와 두 프리 세트 단자 1 PR, 2 PR 에 각각 하이가 입력되고, 상기 D 플립플롭(22)으로부터 출력된 신호를 두 클리어 단자 1 CLR, 2 CLR 로 입력되며, 한 클럭 단자 1 CLK 에는 수직 동기 신호가 입력되고, 다른 클럭 단자 2 CLK 에는 출력단자의 출력 신호가 입력 되어 출력단자 2Q 로 프레임 구분 신호가 출력되는 J-K 플립플롭(24)로 구성된다.3 is a circuit diagram of an embodiment of a frame separation unit according to the present invention. The frame separation unit 20 operates normally by inputting high to the preset terminal PR and the clear terminal CLR, and high to the input terminal D. A D flip-flop 22 which outputs a high state signal to the output terminal Q when the field division signal is a rising edge; High is input to four input terminals 1J, 1K, 2J, 2K and two preset terminals 1 PR and 2 PR, respectively, and the signal output from the D flip-flop 22 is input to two clear terminals 1 CLR and 2 CLR. The vertical synchronization signal is input to one clock terminal 1 CLK and the output terminal is input to the other clock terminal 2 CLK. It is composed of a JK flip-flop 24 is inputted to the output signal of the output terminal 2Q outputs the frame discrimination signal.

이어서, 상기와 같이 구성되는 본 발명의 동작 및 효과를 자세히 설명하기로 한다.Next, the operation and effects of the present invention configured as described above will be described in detail.

제1도를 참조하여 설명하면, 수평 동기 신호와 수직 동기 신호가 필드 분리부(10)로 입력되면 상기 필드 분리부(10)로부터 홀수 필드와 짝수 필드를 구분하는 신호가 출력되고, 출력된 필드 구분 신호와 수직 동기 신호가 프레임 분리부(20)로 입력되면 프레임을 구분해주는 신호가 출력된다.Referring to FIG. 1, when the horizontal synchronizing signal and the vertical synchronizing signal are input to the field separator 10, a signal for distinguishing odd and even fields is output from the field separator 10, and the output field is output. When the division signal and the vertical synchronization signal are input to the frame separator 20, a signal for distinguishing a frame is output.

제2도를 참조하여 본 발명에 따른 필드 분리부의 일실시예를 구체적으로 살펴 보면 다음과 같다.Referring to FIG. 2, an embodiment of the field separator according to the present invention will be described in detail.

필드 분리부(10)내에 있는 J-K 플립플롭(12)의 입력 단자 J, K와 프리 세트 단자 PRE 에는 하이가 입력되고, 클리어 단자 CLR 에는 수직 동기 신호가 입력되는데 수직 동기 신호가 하이일때는 정상적으로 동작하고 로우 일때는 클리어된다.High is input to the input terminals J, K and the preset terminal PRE of the JK flip-flop 12 in the field separation section 10, and a vertical synchronization signal is input to the clear terminal CLR. And low, it is cleared.

J-K 플립플롭(22)의 클럭 단자 CLK 로는 수평 동기 신호가 입력되고 그 수평 동기 신호가 하강 에지일때 출력단자 Q 로 토글된 신호가 출력된다.A horizontal synchronizing signal is input to the clock terminal CLK of the J-K flip-flop 22, and a signal toggled to the output terminal Q is output when the horizontal synchronizing signal is a falling edge.

D 플립플롭(14)의 입력 단자 D 로는 상기 J-K 플립플롭(12)으로부터 출력된 신호가 입력되고, 클럭 단자 CLK 로는 수직 동기 신호가 입력된다.The signal output from the J-K flip-flop 12 is input to the input terminal D of the D flip-flop 14, and the vertical synchronization signal is input to the clock terminal CLK.

D 플립플롭(14)의 클럭 단자 CLK 로 입력된 수직 동기 신호가 하강 에지 되면 입력 단자 D 로 입력되는 신호에 따라 필드 구분 신호가 출력되는 것이다.When the vertical synchronization signal inputted to the clock terminal CLK of the D flip-flop 14 falls on the falling edge, a field division signal is output according to the signal input to the input terminal D. FIG.

제3도와 제4도를 참조하여 본 발명에 따른 프레임 분리부의 일실시예를 구체적으로 살펴 보면 다음과 같다.Referring to FIG. 3 and FIG. 4, an embodiment of the frame separator according to the present invention will be described in detail.

D 플립플롭(22)의 프리 세트 단자 PR 와 클리어 단자 CLR 에 하이가 입력되어 D 플립플롭(22)이 정상적으로 동작하도록 한다.High is input to the preset terminal PR and the clear terminal CLR of the D flip-flop 22 to allow the D flip-flop 22 to operate normally.

D 플립플롭(22)은 입력 단자 D 와 클럭 단자 CLK 로 입력되는 신호에 의해 영향을 받는데, 여기서는 입력 단자 D 로 하이 가 계속 입력되므로 클럭 단자 CLK 로 입력되는 제4도는 B 파형과 같은 필드 구분 신호가 상승 에지(Positive edge trigger)일때 출력 단자 Q 로 제4도의 C 파형과 같은 하이 상태의 신호를 출력하게 된다.The D flip-flop 22 is affected by the signal input to the input terminal D and the clock terminal CLK. In this case, since high is continuously input to the input terminal D, the fourth flip-flop 22 is inputted to the clock terminal CLK. Is a positive edge trigger, the output terminal Q outputs a high state signal such as the C waveform of FIG.

일반적으로 J-K 플립플롭은 입력 단자 J, K 로 하이가 입력되면 클럭 단자 CLK 로 입력되는 신호가 상승 에지 일때나 하강 에지 일때 토글하게 된다.In general, when J-K flip-flop is input high to the input terminals J and K, the J-K flip-flop toggles when the signal input to the clock terminal CLK is on the rising or falling edge.

여기의 J-K 플립플롭(24)에서는 네개의 입력 단자 1J, 1K, 2J, 2K 와 두 프리 세트 단자 1 PR, 2 PR 에 각각 하이가 입력된다.In the J-K flip-flop 24, high is input to four input terminals 1J, 1K, 2J, and 2K, and two preset terminals 1 PR and 2 PR, respectively.

텔레비젼의 파워를 어떤 시점에서 온 시키든 간에 파워가 온 된 시점의 다음 프레임에서 홀수 필드가 하이로 되는 순간부터 계속 하이를 출력하게 되는데, 이때의 파형이 제4도의 C 파형이며, 이 D 플립플롭(22)의 출력 신호는 두 클리어단자 1 CLR, 2 CLR 로 입력된다.Regardless of which point the power of the television is turned on, the output continues high from the moment when the odd field becomes high in the next frame at the time the power is turned on. The waveform at this time is the C waveform of FIG. The output signal of (22) is input to two clear terminals 1 CLR and 2 CLR.

또한, J-K 플립플롭(24)의 한 클럭 단자 1 CLK 에 제4도의 A 와 같은 파형의 수직 동기 신호가 입력되면 출력 단자로는 출력 신호가 나오고, 이때 출력 단자의 출력 신호는 다른 클럭 단자 2 CLK 에 입력되면 출력 단자 2Q 로 프레임 구분 신호가 출력되는 것이다.In addition, when a vertical synchronizing signal having a waveform such as A in FIG. 4 is input to one clock terminal 1 CLK of the JK flip-flop 24, an output terminal. The output signal is output to the When the output signal of is input to the other clock terminal 2 CLK, the frame division signal is output to the output terminal 2Q.

이상에서 설명한 바와 같이 본 발명은 수평 동기 신호와 수직 동기 신호를 이용하여 프레임을 구분해내는 신호를 발생시켜 주므로써, 그 프레임 구분 신호를 기본 신호로 하여 프레임 단위로 테이타를 저장 시킬 수 있다는데 그 효과가 있다.As described above, the present invention generates a signal for classifying a frame using a horizontal sync signal and a vertical sync signal, so that data can be stored in units of frames using the frame discrimination signal as a basic signal. There is.

Claims

A field separator 10 for generating a signal distinguishing the odd field and the even field according to the horizontal sync signal and the vertical sync signal; Frame separation unit (20) comprising a frame separation unit (20) for generating a signal for classifying the frame according to the vertical synchronization signal and the field separation signal output from the field separation unit (10).

According to claim 1, wherein the field separation unit 10 is input high to the input terminal J, K and the preset terminal PRE, the vertical synchronization signal is input to the clear terminal CLR, the normal operation when the vertical synchronization signal is high, A JK flip-flop 12 which is cleared when the signal is low and a horizontal synchronizing signal is input to the clock terminal CLK, and a signal toggled to the output terminal Q is output when the horizontal synchronizing signal is a falling edge; The signal output from the JK flip-flop 12 is received as an input terminal D, and a vertical synchronizing signal is input to the clock terminal CLK to generate a field discrimination signal according to the signal input to the input terminal D when the vertical synchronizing signal is a falling edge. Frame separation apparatus, characterized in that consisting of D flip-flop (14).

The high voltage is input to the preset terminal PR and the clear terminal CLR, and the frame separator 20 is operated to the output terminal Q when the field discrimination signal is a rising edge. A D flip-flop 22 for outputting a state signal; High is input to four input terminals 1J, 1K, 2J, 2K and two preset terminals 1 PR and 2 PR, respectively, and the signal output from the D flip-flop 22 is input to two clear terminals 1 CLR and 2 CLR. The vertical synchronization signal is input to one clock terminal 1 CLK and the output terminal is input to the other clock terminal 2 CLK. And a JK flip-flop (24) to which an output signal is input and outputs a frame discrimination signal to an output terminal 2Q.