KR0164144B1 - Low voltage reset circuit by noise margin - Google Patents
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Abstract
본 발명은 잡음여유를 이용한 낮은전압 리셋회로에 관한 것으로, 특히 낮은전압 리셋회로부(20)와 지연회로부(30)에 전원을 인가하는 전원인가부(10)와; 상기 전원인가부(10)의 신호출력단에 일측이 접속되고, 다른 일측은 시모스IC(32)의 신호입력단(핀5번)에 접속된 콘덴서(C2)와, 상기 콘덴서(C2)와 병렬 접속된 제너다이오드(ZD)와, 상기 제너다이오드(ZD)의 양단에 접속되는 접지된 저항(R2)와 저항(R3)로 이루어진 낮은전압 리셋회로부(20)와 ; 상기 전원인가부(10)의 신호출력단에 접속된 저항(R1)과, 상기 저항(R1)과 직렬 접속되는 접지된 콘덴서(C1)와, 상기 전원인가부(10)의 신호출력단에 저항(R1)과 병렬로 일측이 접속되고, 다른 일측은 직렬 접속된 저항(R1)과 콘덴서(C1)의 사이에 접속되어 시모스IC(32)의 신호입력단(핀2번)에 접속되는 다이오드(D)로 이루어진 지연회로(31)와, 상기 지연회로(31)의 신호출력단과 상기 낮은전압 리셋회로부(20)의 신호출력단에 접속된 시모스IC(32)로 이루어진 지연회로부(30)를 포함하여 구성함을 특징으로 하며, 이러한 본 발명은 잡음여유를 이용한 간단한 회로를 구성하여 전원인가 리셋기능을 수행하며 낮은전압 리셋기능을 수행하고, 써지 및 급격한 전압변동에 대한 보호기능을 수행함으로써, 생산비 절감의 효과와 아울러 회로의 단순설계 및 제품의 부가가치를 높일수 있는 효과가 있는 것이다.The present invention relates to a low voltage reset circuit using a noise margin, and more particularly, a power supply unit 10 for applying power to the low voltage reset circuit unit 20 and the delay circuit unit 30; One side is connected to the signal output terminal of the power supply unit 10, and the other side is connected in parallel with the capacitor C2 and the capacitor C2 connected to the signal input terminal (pin 5) of the CMOS IC 32. A low voltage reset circuit section 20 including a zener diode ZD, a grounded resistor R2 and a resistor R3 connected to both ends of the zener diode ZD; A resistor R1 connected to the signal output terminal of the power applying unit 10, a grounded capacitor C1 connected in series with the resistor R1, and a resistor R1 at the signal output terminal of the power applying unit 10. ) Is connected in parallel with the other side, and the other side is a diode D connected between the resistor R1 and the capacitor C1 connected in series and connected to the signal input terminal (pin 2) of the CMOS IC 32. And a delay circuit section 30 formed of a delay circuit 31, a signal output terminal of the delay circuit 31, and a CMOS IC 32 connected to the signal output terminal of the low voltage reset circuit section 20. According to the present invention, a simple circuit using a noise margin may be configured to perform a power-on reset function, to perform a low voltage reset function, and to protect against surge and sudden voltage fluctuations, thereby reducing the cost of production and In addition, the simple design of the circuit and the added value of the product Which it would have the effect that nopilsu.
Description
제1도는 종래 리셋회로의 개략적인 구성 블록도.1 is a schematic structural block diagram of a conventional reset circuit.
제2도는 본 발명 잡음여유를 이용한 낮은전압 리셋회로의 구성도.2 is a block diagram of a low voltage reset circuit using the noise margin of the present invention.
제3도는 제2도의 핀 5번에서 발생하는 잡음여유를 설명하기 위한 그래프.3 is a graph for explaining the noise margin occurring at pin 5 of FIG.
제4도는 제2도의 핀 5번에 최초 전원 인가시 입력전압 상태변화를 나타내는 그래프.4 is a graph showing a change in input voltage state when power is first applied to pin 5 of FIG.
제5도는 본 발명의 다른 실시예를 보여주는 앤드게이트를 이용한 리셋 회로도이다.5 is a reset circuit diagram using an AND gate showing another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 전원인가부 20 : 낮은전압 리셋회로부10: power supply unit 20: low voltage reset circuit unit
30 : 지연회로부 31 : 지연회로30: delay circuit 31: delay circuit
32 : 시모스IC 저항 : R1, R2, R332: CMOS IC resistance: R1, R2, R3
콘덴서 : C1, C2 다이오드 : DCapacitor: C1, C2 Diode: D
제너다이오드 : ZDZener diode: ZD
본 발명은 차량에 장착된 전자기기에 필수적인 낮은전압 리셋회로(Low Voltage Reset Circuit)에 관한 것으로, 특히, 일반적으로 사용되고 있는 시모스-로직-직접회로(CMOS LOGIC IC : 이하 'CMOS IC'라 칭한다.)의 잡음여유(Noise Margin)특성을 이용한 전원인가 리셋기능, 낮은전압 리셋기능, 써지(SURGE) 및 급격한 전압변동에 대한 소자보호기능 등을 수행하기 위한 잡음여유를 이용한 낮은전압 리셋회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a low voltage reset circuit essential to an electronic device mounted on a vehicle. In particular, a CMOS LOGIC IC (hereinafter, referred to as a CMOS IC) is generally used. It relates to a low voltage reset circuit using a noise margin for performing a power-on reset function, a low voltage reset function, and a device protection function against surge and sudden voltage fluctuation using the noise margin characteristic of .
일반적으로 전자기기를 차량에 장착하여 사용하는 경우에는 차량의 전원(자동차 밧데리) 특성상 최초 시동시에 밧데리의 전압이 매우 불안정하고, 점화 스파크에 의한 써지(lgnition Spike Surge)가 그대로 전자기기에 인가되어 회로가 파괴될 위험성이 상존하며, 특히 마이크로프로세서와 같은 소자의 경우에는 엔진소음 및 전원 불안정에 의해 내부데이타 및 메모리가 치명적인 손상을 입어 비정상적인 동작을 하는 경우가 발생되는 문제점이 있었다.In general, when the electronic device is used in a vehicle, the voltage of the battery is very unstable at the first start-up due to the characteristics of the vehicle's power supply (car battery), and the surge spike caused by the ignition spark is applied to the electronic device as it is. There is a risk that the circuit will be destroyed. In particular, in the case of a device such as a microprocessor, internal data and memory may be fatally damaged by engine noise and power instability, causing abnormal operation.
따라서, 차량내에 장착되는 고성능의 전자기기에는 최초 시동시 발생하는 밧데리 전압의 급격한 변동기간중에 전원이 인가되지 못하도록 하는 지연화된 리셋회로와, 써지전압 및 순간적인 전압급강하시 이상동작을 방지하고, 내부회로를 보호하기 위한 보호회로가 반드시 필요하게 된다.이하 상기와 같은 조건을 만족하기 위한 종래의 리셋회로는 제1도에 도시된 바와 같이, 전원 리셋장치(1)와, 낮은전압 리셋장치(2)와, 써지 및 급격한 전압변동 감시장치(3)와 상기 장치들 각각의 출력단과 연결되어 전자기기의 리셋단자 입력단에 연결되는 지연회로(4)로 구성되었으며, 이러한 전원 리셋장치(1)와, 낮은전압 리셋장치(2) 및 써지 및 급격한 전압변동 감시장치(3)에서 발생한 신호는 차량에 장착된 전자장치의 리셋단자에 전원이 인가되기 전에 지연회로(4)를 거치도록 동작되었다.Therefore, a high-performance electronic device mounted in a vehicle includes a delayed reset circuit which prevents power from being applied during a sudden fluctuation of battery voltage generated during initial startup, and prevents abnormal operation during surge voltage and momentary voltage dip. A protection circuit for protecting the internal circuit is indispensable. Hereinafter, a conventional reset circuit for satisfying the above conditions is a power supply reset device 1 and a low voltage reset device (as shown in FIG. 1). 2) and a surge and surge voltage monitoring device 3 and a delay circuit 4 connected to the output terminal of each of the devices and connected to the reset terminal input terminal of the electronic device. The signals generated by the low voltage reset device 2 and the surge and sudden voltage fluctuation monitoring device 3 are delayed before the power is applied to the reset terminal of the electronic device mounted on the vehicle. Was operated.
그러나 상기와 같은 경우, 전원 리셋장치(1)와 낮은전압 리셋장치(2)와 써지 및 급격한 전압변동 감시장치(3) 및 지연회로(4)로 구성된 종래의 리셋회로는 그 회로 구성이 복잡해지고 제작비용이 상승되는 문제점이 있었다.However, in the above case, the conventional reset circuit composed of the power supply reset device 1, the low voltage reset device 2, the surge and sudden voltage fluctuation monitoring device 3, and the delay circuit 4 becomes complicated in circuit configuration. There was a problem that the production cost is increased.
본 발명의 목적은, 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히 일반적인 시모스IC의 잡음여유(Noise Margin) 특성을 적절히 이용하여 써지전압 및 순간적인 전압급강하시 발생되는 이상동작을 방지하기 위한 리셋회로의 구성을 간단하게 구현한 잡음여유를 이용한 낮은전압 리셋회로를 제공하는데 있다.Disclosure of Invention An object of the present invention is to solve the above-mentioned conventional problems, and particularly to prevent abnormal operation caused by surge voltage and instantaneous voltage dip by appropriately using the noise margin characteristic of a general CMOS IC. It is to provide a low voltage reset circuit using a noise margin that is a simple implementation of the reset circuit configuration.
상기의 잡음여유를 설명하면, 논리회로에서는 전압의 고저에 따라서 1 0을 정하고 있는데, 논리회로에 잡음이 발생하여 전압레벨이 변동하면 1과 0이 바뀌는 현상이 나타나게 되며, 이를 방지하기 위해서는 논리전압에 여유(Margin)를 갖게할 필요가 있다. 잡음여유는 이때의 여유를 말하는 것이다.When explaining the noise margin, the logic circuit is set to 1 0 according to the height of the voltage. When the noise occurs in the logic circuit and the voltage level fluctuates, 1 and 0 are changed. It is necessary to have margin in. Noise margin refers to the margin at this time.
상기와 같은 목적을 달성하기 위해 본 발명 잡음여유를 이용한 낮은전압 리셋회로는, 낮은전압 리셋회로부와 지연회로부에 전원을 인가하는 전원인가부와 ; 상기 전원인가부의 신호출력단에 일측이 접속되고, 다른 일측은 시모스IC의 신호입력단(핀5번)에 접속된 콘덴서(C2)와, 상기 콘덴서(C2)와 병렬 접속된 제너다이오드(ZD)와, 상기 제너다이오드(ZD)의 양단에 접속되는 접지된 저항(R2)와 저항(R3)로 이루어진 낮은전압 리셋회로부와 ; 상기 전원인가부의 신호출력단에 접속된 저항(R1)과, 상기 저항(R1)과 직렬 접속되는 접지된 콘덴서(C1)와, 상기 전원인가부의 신호출력단에 저항(R1)과 병렬로 일측이 접속되고, 다른 일측은 직렬 접속된 저항(R1)과 콘덴서(C1) 의 사이에 접속되어 시모스IC의 신호입력단(핀2번)에 접속되는 다이오드(D)로 이루어진 지연회로와, 상기 지연회로의 신호출력단과 상기 낮은전압 리셋회로부의 신호출력단에 접속된 시모스IC로 이루어진 지연회로부를 포함하여 구성함을 그 기술적 구성상의 특징으로 한다.In order to achieve the above object, the low voltage reset circuit using the noise margin of the present invention includes a power supply unit for applying power to the low voltage reset circuit unit and the delay circuit unit; One side is connected to the signal output terminal of the power supply unit, and the other side is a capacitor C2 connected to the signal input terminal (pin 5) of the CMOS IC, a zener diode ZD connected in parallel with the capacitor C2, A low voltage reset circuit portion comprising a grounded resistor R2 and a resistor R3 connected to both ends of the zener diode ZD; One side of the resistor R1 connected to the signal output terminal of the power applying unit, the grounded capacitor C1 connected in series with the resistor R1, and one side of the resistor R1 connected to the signal output terminal of the power applying unit in parallel; The other side is a delay circuit comprising a diode (D) connected between the resistor (R1) and the capacitor (C1) connected in series and connected to the signal input terminal (pin 2) of the CMOS IC, and the signal output terminal of the delay circuit. And a delay circuit section comprising a CMOS IC connected to the signal output terminal of the low voltage reset circuit section.
이하, 상기와 같이 구성된 본 발명 잡음여유를 이용한 낮은전압 리셋회로의 기술적 사상에 따른 일실시예를 들어 그 구성 및 동작을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the technical idea of the low voltage reset circuit using the noise margin of the present invention configured as described above will be described in detail with reference to the accompanying drawings.
제2도에 도시된 바와 같이, 전원인가부(10)에서는 낮은전압 리셋회로부(20)와 지연회로부(30)에 전원을 인가하고, 상기 전원인가부(10)의 신호출력단에 일측이 접속되고, 다른 일측은 시모스IC(32)의 신호입력단(핀5번)에 접속된 콘덴서(C2)와, 상기 콘덴서(C2)와 병렬 접속된 제너다이오드(ZD)와, 상기 제너다이오드(ZD)의 양단에 접속되는 접지된 저항(R2)와 저항(R3)로 이루어진 낮은전압 리셋회로부(20)에서는 상기 전원인가부(10)에서 인가되는 전원전압의 고/저 변동에 따라 발생되는 신호를 지연회로부(30)의 시모스IC(32)의 신호입력단(핀5번)에 출력하며, 상기 전원인가부(10)의 신호출력단에 접속된 저항(R1)과, 상기 저항(R1)과 직렬 접속되는 접지된 콘덴서(C1)와, 상기 전원인가부(10)의 신호출력단에 저항(R1)과 병렬로 일측이 접속되고, 다른 일측은 직렬 접속된 저항(R1)과 콘덴서(C1) 의 사이에 접속되어 시모스IC(32)의 신호입력단(핀2번)에 접속되는 다이오드(D)로 이루어진 지연회로(31)와, 상기 지연회로(31)의 신호출력단과 상기 낮은전압 리셋회로부(20)의 신호출력단에 접속된 시모스IC(32)로 이루어진 지연회로부(30)에서는 지연된 신호를 주변기기의 리셋단에 출력하도록 동작되어 본 실시예를 구성한다.As shown in FIG. 2, the power supply unit 10 applies power to the low voltage reset circuit unit 20 and the delay circuit unit 30, and one side of the power supply unit 10 is connected to the signal output terminal of the power supply unit 10. On the other side, both ends of the capacitor C2 connected to the signal input terminal (pin 5) of the CMOS IC 32, the zener diode ZD connected in parallel with the capacitor C2, and the zener diode ZD In the low voltage reset circuit unit 20 including a grounded resistor R2 and a resistor R3 connected to the delay circuit unit 20, a signal generated according to a high / low variation of a power supply voltage applied from the power supply unit 10 may be delayed. 30 is output to the signal input terminal (pin 5) of the CMOS IC 32 of the CMOS IC 32, and is connected to the signal output terminal of the power supply unit 10 and grounded connected in series with the resistor R1. One side of the capacitor C1 is connected to the signal output terminal of the power supply unit 10 in parallel with the resistor R1, and the other side thereof is connected in series. A delay circuit 31 comprising a diode D connected between the term R1 and the capacitor C1 and connected to the signal input terminal (pin 2) of the CMOS IC 32, and the delay circuit 31 The delay circuit section 30, which comprises a signal output terminal and a CMOS IC 32 connected to the signal output terminal of the low voltage reset circuit section 20, is operated to output the delayed signal to the reset terminal of the peripheral device.
이하, 상기와 같이 구성된 본 실시의 동작을 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the operation of the present embodiment configured as described above will be described in detail with reference to the accompanying drawings.
제2도에 도시된 바와 같이, 전원인가부(10)에 접속된 지연회로(31)의 다이오드(D)는 시모스IC(32)의 신호입력단(핀2번)을 보호하기 위한 보호용 다이오드(D)이고, 저항(R1) 및 콘덴서(C1)은 시모스IC(32)의 신호출력단(핀7번)에서 출력되는 신호를 시정수에 의해 일정시간 지연한후 출력시키는 것으로, 상기 시모스IC(32)의 신호출력단(핀7번)에 접속된 다른 기기(마이크로프로세서등)들을 모두 리셋상태를 유지시켜 전원전압의 초기 불안전 시간동안에 동작하지 못하도록 제한하는 기능을 가진다.As shown in FIG. 2, the diode D of the delay circuit 31 connected to the power applying unit 10 is a protection diode D for protecting the signal input terminal (pin 2) of the CMOS IC 32. The resistor R1 and the capacitor C1 output the signal output from the signal output terminal (pin 7) of the CMOS IC 32 after a predetermined time delay by a time constant. All other devices (microprocessors, etc.) connected to the signal output terminal (pin 7) of the circuit have a function of limiting their operation during the initial unstable time of the power supply voltage by maintaining a reset state.
또한, 시모스IC(32)의 신호입력단(핀5번)은 폴링에지(falling edge)에서 지연회로부(30)를 동작시키는 것으로, 모든 시모스IC(32)가 그러하듯이 제3도와 같은 잡음여유 특성을 가진다.In addition, the signal input terminal (No. 5) of the CMOS IC 32 operates the delay circuit unit 30 at the falling edge, and as in all CMOS ICs 32, the noise margin characteristics as shown in FIG. Has
제3도는 잡음여유 특성을 나타내는 그래프로써, A는 입력이 하이로 입력되는 전압영역을 나타내고, B는 불확정 전압영역을 나타내며, C는 입력이 로우로 인정되는 전압영역을 나타내고 있으며, ⑤는 주 전원의 변동에 따라 변화하는 시모스IC(32)의 신호입력단(핀5번) 전압을 나타내는 것으로, 제너(ZENER)전압만큼 밑으로 치우쳐 있음을 보여주고 있다. 즉, Vcut 전압보다 높은 경우의 신호입력단(핀5번)의 상태는 하이가 되고, Vcut 전압보다 낮은 경우의 신호입력단(핀5번)의 상태는 로우가 된다.3 is a graph showing noise margin characteristics, where A represents a voltage region where the input is input high, B represents an indeterminate voltage region, C represents a voltage region where the input is recognized as low, and ⑤ is the main power source. This signal represents the voltage of the signal input terminal (pin 5) of the CMOS IC 32, which changes according to the variation of, and shows that it is biased downward by the zener voltage. That is, the state of the signal input terminal (pin 5) when the voltage is higher than the Vcut voltage becomes high, and the state of the signal input terminal (pin 5) when the voltage is lower than the Vcut voltage becomes low.
이때 낮은전압 리셋회로부(20)를 시모스IC(32)의 신호입력단(핀5번)에 접속하고, 적절한 제너(ZENER)전압을 갖는 제너다이오드(ZD)를 선택하면 인가되는 전원전압의 고/저 변동에 따라 신호입력단(핀5번)의 상태가 하이 또는 로우영역에 속하게 되는데, 이는 차량에 장착된 전자기기가 Vcut 전압 이상에서 정상동작을 수행하다가 전원전압이 Vcut 전압 이하가 될 경우 신호입력단(핀5번)의 상태가 하이에서 로우로 떨어지는 폴링동작이 되는것을 의미하는 것으로, 제2도의 지연회로부(30)가 동작하여 마이크로 프로세서등 타 기기에 리셋을 걸어 전압강하로 인한 오동작을 미연에 방지하는 낮은전압 리셋기능을 수행한다.At this time, if the low voltage reset circuit 20 is connected to the signal input terminal (pin 5) of the CMOS IC 32 and a zener diode ZD having an appropriate zener voltage is selected, the high / low voltage of the applied power voltage is applied. According to the change, the state of the signal input terminal (pin 5) belongs to the high or low region. This means that when the electronic device mounted on the vehicle performs normal operation above the Vcut voltage and the power supply voltage falls below the Vcut voltage, the signal input terminal ( Pin 5) is a polling operation that falls from high to low, and the delay circuit unit 30 of FIG. 2 operates to reset other devices such as a microprocessor to prevent malfunction due to voltage drop. Performs a low voltage reset function.
또한, 전원이 인가되어 있지 않은 상태에서 최초 전원을 인가하는 전원인가부(10)가 온될 경우에는 시모스IC(32)의 신호입력단(핀5번)의 전압은 콘덴서(C2)와 저항(R3)의 시정수에 의해 제4도와 같은 그래프를 보이게 되는데, 제4도는 초기 전원 인가시 시모스IC(32)의 신호입력단(핀5번)의 상태변화를 나타내는 그래프로써, α상태에서 β상태로 바뀌면서 폴링동작이 되어 초기의 전원공급 리셋기능을 수행한다.In addition, when the power supply unit 10 for initially applying power is turned on while the power is not applied, the voltage at the signal input terminal (pin 5) of the CMOS IC 32 is the capacitor C2 and the resistor R3. Figure 4 shows a graph as shown in Figure 4 by the time constant of Figure 4 shows the state change of the signal input terminal (pin 5) of the CMOS IC 32 when the initial power is applied. It operates and performs initial power supply reset function.
즉, 전원이 인가되지 않은 상태에서 콘덴서(C2)의 양단간 전압은 저항(R2) 및 저항(R3)의 방전효과에 의해 OV이고, 전원인가부(10)로 부터 주 전원이 인가되어 상승함에 따라 콘덴서(C2)의 충전전류가 저항(R3)의 방향으로 흐르기 시작하여 어느정도 콘덴서(C2)의 충전이 완료되기 까지 시모스IC(32)의 신호입력단(핀5번)이 로우 상태로 변경되어 폴링동작함에 따라 지연회로부(30)가 작동하여 전원인가 리셋기능을 수행하게 되는 것이다.That is, the voltage between the both ends of the capacitor (C2) in the state that the power is not applied is OV by the discharge effect of the resistor (R2) and the resistor (R3), and as the main power is applied from the power supply unit 10 rises The charging current of the capacitor C2 starts to flow in the direction of the resistor R3 and the signal input terminal (pin 5) of the CMOS IC 32 is changed to a low state until the charging of the capacitor C2 is completed to a certain degree. As a result, the delay circuit unit 30 operates to perform a power-on reset function.
또한, 주 전원이 인가되는 선에 전도된 써지전압은 콘덴서(C2) 및 저항(R3)에 의한 미분회로에 의해 전도된 써지전압의 충전전류가 저항(R3)와 제너다이오드(ZD)를 통해 흐르게 되어 써지전압이 차단되어 시모스IC(32)의 신호입력단(핀5번)은 폴링 동작되고, 상기 시모스IC(32)의 폴링동작에 의해 지연회로부(30)가 구동되어 동작됨으로써, 시모스IC(32)의 신호출력단(핀7번)에 접속된 회로의 동작을 제한하여 써지전압 및 급격한 전압 변동에 대한 감시 및 보호기능을 수행한다.In addition, the surge voltage conducted to the line to which the main power is applied causes the charging current of the surge voltage conducted by the differential circuit by the capacitor C2 and the resistor R3 to flow through the resistor R3 and the zener diode ZD. When the surge voltage is cut off, the signal input terminal (No. 5) of the CMOS IC 32 is polled, and the delay circuit unit 30 is driven and operated by the polling operation of the CMOS IC 32, whereby the CMOS IC 32 is operated. It monitors and protects against surge voltage and sudden voltage fluctuation by limiting the operation of the circuit connected to the signal output terminal (pin 7).
제5도는 본 발명의 다른 실시예를 보여주는 것으로, 상기와 같은 지연회로부(30)의 시모스IC(32) 대신에 일반적인 앤드게이트나 난드게이트를 이용한 리셋회로도로써, 상기 지연회로부(30)의 시모스IC(32)에 의해서만 구현되는 것은 아니며, 잡음여유를 가진 반도체의 잡음여유에 따른 여러 형태의 제어회로가 가능하고, 잡음여유 특성과 제너다이오드의 제너전압 변경에 따른 신호입력단의 영역변화 효과를 응용한 모든 회로에 적용 가능하다.FIG. 5 shows another embodiment of the present invention, which is a reset circuit diagram using a general AND gate and a NAND gate instead of the CMOS IC 32 of the delay circuit unit 30. The CMOS IC of the delay circuit unit 30 is shown in FIG. It is not implemented only by (32), but various types of control circuits are possible in accordance with the noise margin of a semiconductor with noise margin, and the effect of region variation at the signal input stage according to the noise margin characteristic and the zener voltage of the zener diode is applied. Applicable to all circuits.
이상에서 살펴본 바와 같이 본 발명은, 특히, 잡음여유를 이용한 간단한 회로를 구성하여 전원인가 리셋기능을 수행하며, 낮은전압 리셋기능을 수행하고, 써지 및 급격한 전압변동에 대한 보호기능을 수행함으로써, 생산비 절감의 효과와 아울러 회로의 단순설계 및 제품의 부가가치를 높일수 있는 효과가 있는 것이다.As described above, the present invention, in particular, by constructing a simple circuit using the noise margin to perform the power-up reset function, to perform a low voltage reset function, and to protect against surge and sudden voltage fluctuations, In addition to the savings, the design of the circuit and the added value of the product can be increased.
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| KR1019950007764A KR0164144B1 (en) | 1995-04-03 | 1995-04-03 | Low voltage reset circuit by noise margin |
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1995
- 1995-04-03 KR KR1019950007764A patent/KR0164144B1/en not_active IP Right Cessation
Cited By (4)
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|---|---|---|---|---|
| WO2009094019A1 (en) * | 2008-01-22 | 2009-07-30 | Hewlett-Packard Development Company, L.P. | Delay circuit with reset feature |
| GB2468995A (en) * | 2008-01-22 | 2010-09-29 | Hewlett Packard Development Co | Delay circuit with reset feature |
| GB2468995B (en) * | 2008-01-22 | 2012-11-07 | Hewlett Packard Development Co | Delay circuit with reset feature |
| US8464078B2 (en) | 2008-01-22 | 2013-06-11 | Hewlett-Packard Development Company, L.P. | Delay circuit with reset feature |
Also Published As
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| KR960039562A (en) | 1996-11-25 |
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